For the sake of illustration, let u

For the sake of illustration, let us assume equal duration. Using this assumption,Figure 12.10 shows that a six-stage pipeline can reduce the execution time for 9 instructions from 54 time units to 14 time units. Several comments are in order: The diagram assumes that each instruction goes through all six stages of the pipeline.This will not always be the case. For example, a load instruction does not need the WO stage. However, to simplify the pipeline hardware,the timing is set up assuming that each instruction requires all six stages.Also,the diagram assumes that all of the stages can be performed in parallel. In particular,it is assumed that there are no memory conflicts.For example,the FI, FO,and WO stages involve a memory access.The diagram implies that all these accesses can occur simultaneously.Most memory systems will not permit that.However, the desired value may be in cache, or the FO or WO stage may be null. Thus, much of the time,memory conflicts will not slow down the pipeline. Several other factors serve to limit the performance enhancement. If the six stages are not of equal duration, there will be some waiting involved at various pipeline stages, as discussed before for the two-stage pipeline.Another difficulty is the conditional branch instruction,which can invalidate several instruction fetches. A similar unpredictable event is an interrupt. Figure 12.11 illustrates the effects of the conditional branch, using the same program as Figure 12.10. Assume that instruction 3 is a conditional branch to instruction 15.Until the instruction is executed,there is no way of knowing which instruction will come next.The pipeline,in this example,simply loads the next instruction in sequence (instruction 4) and proceeds. In Figure 12.10,the branch is not taken,and we get the full performance benefit of the enhancement. In Figure 12.11, the branch is taken.This is not determined until the end of time unit 7.At this point,the pipeline must be cleared of instructions that are not useful.During time unit 8,instruction 15 enters the pipeline.No instructions complete during time units 9 through 12; this is the performance penalty incurred because we could not anticipate the branch.Figure 12.12 indicates the logic needed for pipelining to account for branches and interrupts. Other problems arise that did not appear in our simple two-stage organization. The CO stage may depend on the contents of a register that could be altered by a previous instruction that is still in the pipeline.Other such register and memory conflicts could occur.The system must contain logic to account for this type of conflict. To clarify pipeline operation,it might be useful to look at an alternative depiction. Figures 12.10 and 12.11 show the progression of time horizontally across the figures,with each row showing the progress of an individual instruction.Figure 12.13 shows same sequence of events, with time progressing vertically down the figure, and each row showing the state of the pipeline at a given point in time. In Figure 12.13a (which corresponds to Figure 12.10),the pipeline is full at time 6,with 6 different instructions in various stages of execution, and remains full through time 9; we assume that instruction I9 is the last instruction to be executed.In Figure 12.13b, (which corresponds to Figure 12.11),the pipeline is full at times 6 and 7.At time 7, instruction 3 is in the execute stage and executes a branch to instruction 15.At this point,instructions I4 through I7 are flushed from the pipeline,so that at time 8,only two instructions are in the pipeline,I3 and I15.

Kết quả (Việt) 1:

Vì lợi ích của tác giả, chúng ta hãy giả định bằng thời gian. Sử dụng giả định này, con số 12,10 cho thấy rằng một đường ống sáu giai đoạn có thể làm giảm thời gian thực hiện để biết hướng dẫn 9 từ đơn vị thời gian 54 để 14 đơn vị thời gian. Một số ý kiến nằm trong trật tự: Sơ đồ giả định rằng mỗi hướng dẫn đi qua mọi sáu giai đoạn của đường ống.Điều này sẽ không luôn luôn là các trường hợp. Ví dụ, một hướng dẫn tải không cần giai đoạn WO. Tuy nhiên, để đơn giản hóa phần cứng đường ống, thời gian thiết lập giả định rằng mỗi hướng dẫn yêu cầu tất cả các giai đoạn sáu.Ngoài ra, sơ đồ giả định rằng tất cả các giai đoạn có thể được thực hiện song song. Đặc biệt, nó giả định rằng không có không có xung đột bộ nhớ.Ví dụ, các giai đoạn FI, FO, và WO liên quan đến một truy cập vào bộ nhớ.Sơ đồ ngụ ý rằng tất cả các đường dẫn truy cập có thể xảy ra cùng một lúc.Hầu hết bộ nhớ hệ thống sẽ không cho phép đó.Tuy nhiên, giá trị mong muốn có thể trong bộ nhớ cache, hoặc giai đoạn FO hoặc WO có thể được null. Vì vậy, nhiều thời gian, bộ nhớ cuộc xung đột sẽ không chậm lại các đường ống dẫn. Một số các yếu tố khác nhằm mục đích giới hạn nâng cao hiệu suất. Nếu giai đoạn sáu không bình đẳng thời gian, sẽ có một số chờ đợi tham gia ở các đường ống dẫn giai đoạn, như được thảo luận trước khi cho các đường ống dẫn hai giai đoạn.Một khó khăn là các chỉ dẫn chi nhánh có điều kiện, có thể làm mất hiệu lực một số hướng dẫn tải. Một sự kiện không thể đoán trước tương tự như là ngắt. 12.11 hình minh hoạ những ảnh hưởng của các chi nhánh có điều kiện, bằng cách sử dụng chương trình tương tự như hình 12,10. Giả sử rằng hướng dẫn 3 là một chi nhánh có điều kiện để giảng dạy 15. cho đến khi các hướng dẫn được thực thi, có là không có cách nào của biết hướng dẫn mà sẽ đến tiếp theo.Các đường ống dẫn, trong ví dụ này, chỉ đơn giản là tải các hướng dẫn tiếp theo trong chuỗi (hướng dẫn 4) và tiền. Trong con số 12,10, các chi nhánh không được thực hiện, và chúng tôi nhận được lợi ích đầy đủ hiệu suất của việc tăng cường. Trong con số 12.11, các chi nhánh được lấy.Điều này không xác định cho đến cuối thời gian đơn vị 7. tại thời điểm này, các đường ống dẫn phải được xóa các hướng dẫn mà không phải là hữu ích.Trong thời gian đơn vị 8, hướng dẫn 15 vào các đường ống dẫn.Không có hướng dẫn hoàn thành trong thời gian 9 đơn vị thông qua 12; đây là hình phạt hiệu suất phát sinh bởi vì chúng tôi không thể dự đoán các chi nhánh.Con số 12.12 biểu thị logic cần thiết cho pipelining để tài khoản cho các chi nhánh và ngắt. Các vấn đề phát sinh mà đã không xuất hiện trong chúng tôi tổ chức hai tầng đơn giản. Giai đoạn CO có thể phụ thuộc vào nội dung của một đăng ký có thể được thay đổi bằng một chỉ dẫn trước đó là vẫn còn trong các đường ống.Những xung đột khác đăng ký và bộ nhớ có thể xảy ra.Hệ thống phải có logic để tài khoản cho các loại xung đột. Để làm rõ các đường ống dẫn hoạt động, nó có thể là hữu ích để nhìn vào một mô tả thay thế. Con số 12,10 và 12.11 cho thấy sự tiến triển của thời gian theo chiều ngang trên những con số, với mỗi hàng Hiển thị sự tiến bộ của một hướng dẫn cá nhân.Con số 12,13 Hiển thị cùng một chuỗi các sự kiện, với thời gian tiến triển theo chiều dọc xuống các con số, và mỗi hàng Hiển thị trạng thái của các đường ống dẫn tại một thời điểm nhất định trong thời gian. Trong hình 12.13a (mà tương ứng với hình 12,10), các đường ống dẫn là đầy đủ lúc 6, với 6 hướng dẫn khác nhau trong các giai đoạn thực hiện, và vẫn còn đầy đủ thông qua thời gian 9; chúng tôi giả định rằng hướng dẫn I9 là hướng dẫn cuối cùng được thực hiện.Trong con số 12.13b, (mà tương ứng với con số 12.11), các đường ống dẫn là đầy đủ vào các thời điểm 6 và 7. lúc 7, giảng dạy 3 trong giai đoạn thực hiện và thực hiện một chi nhánh để hướng dẫn 15. tại thời điểm này, hướng dẫn I4 thông qua I7 được xóa từ các đường ống, do đó, rằng tại thời điểm 8, chỉ có hai hướng dẫn có trong các đường ống dẫn, I3 và I15.

Kết quả (Việt) 2:

Vì lợi ích của minh hoạ, chúng ta hãy giả định thời gian bằng nhau. Sử dụng các giả định này, Hình 12.10 cho thấy một đường ống dẫn gồm sáu giai đoạn có thể làm giảm thời gian thực hiện cho 9 hướng dẫn từ 54 đơn vị thời gian để 14 đơn vị thời gian. Một số ý kiến ​​theo thứ tự: Sơ đồ giả định rằng mỗi hướng dẫn đi qua tất cả sáu giai đoạn của pipeline.This sẽ không phải luôn luôn là trường hợp. Ví dụ, một hướng dẫn tải không cần WO sân khấu. Tuy nhiên, để đơn giản hóa phần cứng đường ống dẫn, thời gian được thiết lập giả định rằng mỗi lệnh yêu cầu tất cả sáu stages.Also, sơ đồ giả định rằng tất cả các giai đoạn có thể được thực hiện song song. Đặc biệt, nó được giả định rằng không có bộ nhớ conflicts.For dụ, FI, FO, và WO giai đoạn liên quan đến một bộ nhớ access.The sơ đồ ngụ ý rằng tất cả các truy cập có thể xảy ra các hệ thống bộ nhớ simultaneously.Most sẽ không cho phép that.However, giá trị mong muốn có thể trong bộ nhớ cache, hoặc FO hoặc WO giai đoạn có thể là vô giá trị. Vì vậy, phần lớn thời gian, các cuộc xung đột bộ nhớ sẽ không làm chậm các đường ống dẫn. Một số yếu tố khác phục vụ để hạn chế nâng cao hiệu suất. Nếu sáu giai đoạn không phải trong khoảng thời gian bằng nhau, sẽ có một số chờ đợi tham gia vào các giai đoạn đường ống khác nhau, như đã thảo luận trước khi cho hai giai đoạn pipeline.Another khó khăn là các hướng dẫn chi nhánh có điều kiện, có thể làm mất hiệu lực một số hướng dẫn nạp. Một sự kiện không thể đoán trước tương tự như là một ngắt. Hình 12.11 minh họa tác động của chi nhánh có điều kiện, sử dụng chương trình tương tự như hình 12.10. Giả giảng dạy 3 là một chi nhánh có điều kiện để hướng dẫn 15.Until hướng dẫn được thực hiện, không có cách nào để biết mà hướng dẫn sẽ đến next.The đường ống, trong ví dụ này, bạn chỉ cần tải các lệnh tiếp theo trong chuỗi (hướng dẫn 4) và tiền thu được . Trong hình 12.10, chi nhánh không được thực hiện, và chúng tôi nhận được hiệu quả lợi ích đầy đủ của việc tăng cường. Trong hình 12.11, các chi nhánh là taken.This là không xác định cho đến cuối năm đơn vị thời gian 7.At thời điểm này, các đường ống dẫn phải được dọn sạch các hướng dẫn mà không phải là đơn vị thời gian useful.During 8, hướng dẫn 15 bước vào các hướng dẫn pipeline.No hoàn thành trong đơn vị thời gian từ 9 đến 12; đây là hình phạt hiệu suất phát sinh bởi vì chúng tôi không thể dự đoán branch.Figure 12.12 cho thấy logic cần thiết cho pipelining vào tài khoản cho các chi nhánh và ngắt. Các vấn đề khác phát sinh mà không xuất hiện trong tổ chức đơn giản hai giai đoạn của chúng tôi. Giai đoạn CO có thể phụ thuộc vào nội dung của một đăng ký có thể được thay đổi bởi một hướng dẫn trước đó vẫn còn trong đăng ký và bộ nhớ xung đột này có thể pipeline.Other hệ thống occur.The phải có logic để giải thích cho các loại xung đột. Để làm rõ hoạt động đường ống, nó có thể là hữu ích để xem xét một mô tả khác. Hình 12.10 và 12.11 cho thấy sự tiến triển của thời gian theo chiều ngang trên các con số, mỗi hàng thể hiện sự tiến bộ của một cá nhân instruction.Figure 12.13 cho thấy cùng một chuỗi các sự kiện, với thời gian tiến triển theo chiều dọc xuống con số, và mỗi hàng hiển thị trạng thái của đường ống tại một thời điểm nào. Trong hình 12.13a (tương ứng với Hình 12.10), các đường ống dẫn có đầy đủ vào thời điểm 6, với 6 hướng dẫn khác nhau trong các giai đoạn thực hiện, và vẫn còn đầy đủ thông qua thời gian 9; chúng tôi cho rằng hướng dẫn I9 là hướng dẫn cuối cùng được executed.In Hình 12.13b, (tương ứng với Hình 12.11), các đường ống dẫn có đầy đủ vào các thời điểm 6 và 7 7.At thời gian, hướng 3 đang trong giai đoạn thực hiện và thực hiện một chi nhánh để hướng dẫn 15.At thời điểm này, thông qua hướng dẫn I4 I7 đang đỏ mặt từ các đường ống dẫn, vì vậy mà vào thời điểm 8, chỉ có hai hướng dẫn có trong đường ống, I3 và I15.