Abstract. Symbolic model checking w

Abstract. Symbolic model checking with Binary Decision Diagrams (BDDs) has been successfully used in the last decade for formally verifying finite state systems such as sequential circuits and protocols. Since its introduction in the beginning of the 90’s, it has been integrated in the quality assurance process of several major hardware companies. The main bottleneck of this method is that BDDs may grow exponentially, and hence the amount of available memory re- stricts the size of circuits that can be verified efficiently. In this article we survey a technique called Bounded Model Checking (BMC), which uses a propositional SAT solver rather than BDD manipulation techniques. Since its introduction in
1999, BMC has been well received by the industry. It can find many logical er- rors in complex systems that can not be handled by competing techniques, and is therefore widely perceived as a complementary technique to BDD-based model checking. This observation is supported by several independent comparisons that have been published in the last few years.


1 Introduction

Techniques for automatic formal verification of finite state transition systems have de- veloped in the last 12 years to the point where major chip design companies are begin- ning to integrate them in their normal quality assurance process. The most widely used of these methods is called Model Checking[11, 13]. In model checking, the design to be verified is modeled as a finite state machine, and the specification is formalized by writing temporal logic properties. The reachable states of the design are then traversed

? This research was sponsored by the Semiconductor Research Corporation (SRC) under con- tract no. 99-TJ-684, the National Science Foundation (NSF) under grant no. CCR-9803774, the Army Research Office (ARO) under grant DAAD19-01-1-0485, the Office of Naval Research (ONR), and the Naval Research Laboratory (NRL) under contract no. N00014-01-1-0796. The views and conclusions contained in this document are those of the author and should not be in- terpreted as representing the official policies, either expressed or implied, of SRC, ARO, NSF, ONR, NRL, the U.S. government or any other entity.

Kết quả (Việt) 1:

Tóm tắt. Biểu tượng mô hình kiểm tra với nhị phân quyết định sơ đồ (BDDs) đã được sử dụng thành công trong thập kỷ qua để chính thức xác minh hữu hạn trạng thái hệ thống chẳng hạn như mạch tuần tự và giao thức. Kể từ khi giới thiệu vào đầu của 90, nó đã được tích hợp trong quá trình bảo đảm chất lượng của một số phần cứng chính công ty. Cổ chai chính của phương pháp này là rằng BDDs có thể phát triển theo cấp số nhân, và do đó số lượng bộ nhớ khả dụng re-stricts kích thước của mạch mà có thể được kiểm chứng một cách hiệu quả. Trong bài viết này, chúng tôi điều tra một kỹ thuật được gọi là bao bọc mô hình kiểm tra (BMC), sử dụng một người giải quyết SAT propositional chứ không phải là BDD thao tác kỹ thuật. Kể từ khi giới thiệu vàoNăm 1999, BMC có cũng nhận được bởi các ngành công nghiệp. Nó có thể tìm thấy nhiều hợp lý er-rors trong các hệ thống phức tạp mà có thể không được xử lý bởi các kỹ thuật cạnh tranh, và do đó là rộng rãi cảm nhận như là một kỹ thuật bổ sung để kiểm tra BDD dựa trên mô hình. Quan sát này được hỗ trợ bởi một số so sánh độc lập đã được công bố trong vài năm qua.1 giới thiệuCác kỹ thuật để tự động xác minh chính thức của nhà nước hữu hạn chuyển tiếp hệ thống có de-veloped trong 12 năm qua để điểm nơi công ty thiết kế chip lớn đang bắt đầu-ning để tích hợp chúng trong quá trình bảo đảm chất lượng bình thường của họ. Được sử dụng rộng rãi nhất trong các phương pháp được gọi là mô hình kiểm tra [11, 13]. Trong mô hình kiểm tra, thiết kế được xác minh được mô phỏng như máy hữu hạn trạng thái, và đặc điểm kỹ thuật chính thức hóa bằng cách viết thuộc tính thời gian logic. Các tiểu bang thể truy cập của thiết kế sau đó ngang? Nghiên cứu này được tài trợ bởi Tổng công ty nghiên cứu chất bán dẫn (SRC) theo con đường số 684/99-TJ, Quỹ khoa học quốc gia (NSF) dưới cấp no. CCR-9803774, quân đội nghiên cứu văn phòng (ARO) dưới cấp DAAD19-01-1-0485, các văn phòng của Hải quân nghiên cứu (ONR), và các phòng thí nghiệm nghiên cứu Hải quân (NRL) theo hợp đồng không. N00014-01-1-0796. Những quan điểm và kết luận trong tài liệu này là của tác giả và không nên trong-terpreted như là đại diện cho các chính sách chính thức, bày tỏ hay ngụ ý, SRC, ARO, NSF, ONR, NRL, chính phủ Hoa Kỳ hoặc bất kỳ thực thể khác.

Kết quả (Việt) 2:

Trừu tượng. Kiểm tra với Quyết định Sơ đồ nhị phân (BDDs) mô hình biểu tượng đã được sử dụng thành công trong thập kỷ qua cho chính thức xác nhận các hệ thống hữu hạn nhà nước như các mạch và các giao thức tuần tự. Kể từ khi được giới thiệu vào đầu những năm 90, nó đã được tích hợp trong quá trình đảm bảo chất lượng của một số công ty phần cứng lớn. Các nút cổ chai chính của phương pháp này là phát triển theo cấp số nhân BDDs có thể, và do đó số lượng lại bộ nhớ có sẵn stricts kích thước của các mạch có thể được kiểm chứng một cách hiệu quả. Trong bài viết này, chúng tôi khảo sát một kỹ thuật gọi là giáp mẫu kiểm tra (BMC), trong đó sử dụng một mệnh đề SAT người giải quyết chứ không phải là kỹ thuật thao tác BDD. Kể từ khi được giới thiệu vào
năm 1999, BMC đã được đón nhận bởi ngành công nghiệp. Nó có thể tìm thấy nhiều RORS er- hợp lý trong các hệ thống phức tạp mà không thể được xử lý bằng các kỹ thuật cạnh tranh, và do đó được nhìn nhận rộng rãi như là một kỹ thuật bổ sung cho BDD dựa trên mô hình kiểm tra. Quan sát này được hỗ trợ bởi một số so sánh độc lập, đã được công bố trong vài năm qua. 1 Giới thiệu kỹ thuật để xác minh chính thức của các hệ thống tự động chuyển trạng thái hữu hạn có veloped triển trong 12 năm qua đến điểm mà các công ty thiết kế chip lớn là trường phù hợp ning để tích hợp chúng trong quá trình đảm bảo chất lượng bình thường của họ. Việc sử dụng rộng rãi nhất của các phương pháp này được gọi là Mô hình Kiểm tra [11, 13]. Trong kiểm tra mô hình, thiết kế phải được thẩm định được mô hình hóa như một máy trạng thái hữu hạn, và các đặc điểm kỹ thuật được chính thức hóa bằng cách viết đặc tính logic của thời gian. Các tiểu bang có thể truy cập của thiết kế này sau đó đi qua? Nghiên cứu này được tài trợ bởi các tập đoàn nghiên cứu chất bán dẫn (SRC) theo đường con- không. 99-TJ-684, Quỹ Khoa học Quốc gia (NSF) theo quỹ hỗ trợ không. CCR-9803774, Văn phòng Nghiên cứu Quân đội (ARO) dưới cấp DAAD19-01-1-0485, Văn phòng Nghiên cứu Hải quân (ONR), và Phòng thí nghiệm Nghiên cứu Hải quân (NRL) theo hợp đồng không có. N00014-01-1-0796. Các quan điểm và kết luận trong tài liệu này là của các tác giả và không nên trong- terpreted là đại diện cho các chính sách chính thức, hoặc thể hiện hay ngụ ý, của SRC, ARO, NSF, ONR, NRL, chính phủ Hoa Kỳ hoặc bất kỳ tổ chức nào khác.