The PHY interface is synchronous wi

The PHY interface is synchronous with the PHYsupplied 60 MHz reference clock USB_CLK60.
Recommendation for best performance:
(a) At the time of PCB layout, connect the
PHY 60 MHz reference clock to a FPGA
global clock GCLK input port.
(b) Inside the FPGA, re-generate the 60 MHz
reference clock through a DCM or PLL
followed by a global buffer BUFG. An
example is available in [6].
The most critical timing in this design is the time it
takes for the USB_ULPI_DIR and
USB_ULPI_NXT input signals to propagate
through the FPGA and generate the appropriate
USB_ULPI_DATA output by the next clock. It is
thus important to define FPGA timing constraints as
follows:

Kết quả (Việt) 1:

Giao diện PHY là đồng bộ với đồng hồ tham chiếu PHYsupplied 60 MHz USB_CLK60.Đề nghị cho hiệu suất tốt nhất:(a) tại thời điểm bố trí, kết nối cácPHY 60 MHz đồng hồ tham chiếu đến một FPGAđồng hồ GCLK nhập cảng toàn cầu.(b) bên trong FPGA, tái tạo 60 MHztài liệu tham khảo đồng hồ thông qua DCM hoặc PLLtiếp nối bởi một bộ đệm toàn cầu BUFG. MộtVí dụ có sẵn trong [6].Thời gian quan trọng nhất trong thiết kế này là thời gian đócần cho USB_ULPI_DIR vàUSB_ULPI_NXT tín hiệu đầu vào để tuyên truyềnthông qua FPGA và tạo ra sự thích hợpUSB_ULPI_DATA ra bởi clock tiếp theo. Nó làdo đó rất quan trọng để xác định FPGA thời gian khó khăn nhưsau:

Kết quả (Việt) 2:

Giao diện PHY là đồng bộ với PHYsupplied 60 MHz đồng hồ tham chiếu USB_CLK60.
Khuyến nghị cho hiệu suất tốt nhất:
(a) Tại thời điểm bố trí PCB, kết nối các
PHY 60 MHz đồng hồ tham chiếu đến một FPGA
. Toàn cầu cổng đầu vào đồng hồ GCLK
(b) Bên trong FPGA, tái tạo 60 MHz
đồng hồ tham chiếu thông qua một DCM hoặc PLL
theo sau là một BUFG đệm toàn cầu. Một
ví dụ có sẵn trong [6].
Thời điểm quan trọng nhất trong thiết kế này là thời gian
cần cho USB_ULPI_DIR và
tín hiệu đầu vào USB_ULPI_NXT tuyên truyền
thông qua các FPGA và tạo ra thích hợp
đầu ra USB_ULPI_DATA bởi đồng hồ tiếp theo. Đó là
do quan trọng để xác định hạn chế thời gian FPGA như
sau: