the limitation of logic synthesis t

the limitation of logic synthesis technology has forced the synthe-sizable subset into dealing only with data formats that are clearly implementable: bit, vector of bits and integers. System verilog adds emums and structs to the synthesizable set, but the various elements of the struct must themselves be bits, bit vectors or integers high-level models have no such restrictions. you are free to use any data representation that fits your need.

Kết quả (Việt) 1:

hạn chế của logic tổng hợp công nghệ đã buộc tập hợp con synthe khá lớn vào đối phó với các dữ liệu định dạng được rõ ràng implementable: bit, véc tơ của bit và số nguyên. Hệ thống verilog thêm emums và structs để thiết lập synthesizable, nhưng các yếu tố khác nhau của struct mình phải bit, chút vectơ hoặc số nguyên các mô hình cao cấp có không có giới hạn như vậy. bạn đang miễn phí để sử dụng bất kỳ đại diện dữ liệu phù hợp với nhu cầu của bạn.

Kết quả (Việt) 2:

những hạn chế của công nghệ tổng hợp logic đã buộc các tập con Synthe-khá lớn vào giao dịch chỉ với các định dạng dữ liệu có thể thực hiện được rõ ràng: bit, vector bit và số nguyên. Hệ thống Verilog thêm emums và cấu trúc để tập synthesizable, nhưng các yếu tố khác nhau của cấu trúc phải tự chịu bit, vectơ bit hoặc số nguyên mô hình cao cấp không có hạn chế đó. bạn có thể tự do sử dụng bất kỳ biểu diễn dữ liệu phù hợp với nhu cầu của bạn.