Is folding a transistor into multip

Is folding a transistor into multiple fingers a bad idea? Actually, it is an excellent idea. Everyone uses it. Second stroke makes the layout compact. Third stroke is a continuation of the second stroke and it will enable the design to run at a higher speed!


Operating Corners

Variations in fabrication process, ambient temperature and supply voltage affect the electrical performance of the transistors. For example, a higher temperature and a lower supply voltage make the transistor operate slower. Many companies require the circuit designers to verify the operation of the circuit design by simulating the design in slow (SS) corner, typical corner (TT) and fast corner (FF). Some companies also require the circuit designers to simulate the design with fast NMOS and slow PMOS corner (FS), and slow NMOS and fast PMOS corner (SF). Some companies require the circuit to work correctly within a 3 sigma spread from the typical corner (FF3, SS3).

At 0.13um and smaller technologies where transistor leakage current is significant, two more corners become important. They are the ML (max leakage) corner and TL (typical leakage) corner. ML happens at faster process, maximum supply voltage and maximum temperature. TL happens at typical process, typical supply voltage and maximum temperature. Leakage at ML corner can be more than double the leakage at TL corner, and one to two orders larger than the leakage at TT corner!

www.eda-utilities.com 17
Before we leave the second stroke, remember that whatever tricks you applied in the layout, it must be communicated to the circuit designer. The circuit designer needs to update the schematic to reflect the layout implementation. Using the same layouts from the first stroke and the second stroke as an example, the original spice netlist (i.e. the first stroke) of the transistor is

M1 D G S B N_model L=0.2u W=20u

The ‘N_model’ in the netlist is the name of the NMOS transistor model. The spice netlist for the layout in the second stroke is

M1 D G S B N_model L=0.2u W=5u M=4

The circuit designer simulates the design using the spice netlist. Thus it is important for the spice netlist to represent the layout implementation as closely as possible.

Kết quả (Việt) 1:

Là gấp một bóng bán dẫn vào nhiều ngón tay một ý tưởng tồi? Trên thực tế, nó là một ý tưởng tuyệt vời. Tất cả mọi người sử dụng nó. Đột quỵ thứ hai làm cho bố trí nhỏ gọn. Đột quỵ thứ ba là sự tiếp nối của đột quỵ thứ hai và nó sẽ cho phép các thiết kế để chạy ở tốc độ cao! Hoạt động góc Các biến thể trong quá trình chế tạo, cung cấp điện và nhiệt độ môi trường ảnh hưởng đến hiệu suất điện của các bóng bán dẫn. Ví dụ, nhiệt độ cao hơn và thấp hơn cung cấp điện áp làm cho transistor hoạt động chậm hơn. Nhiều công ty yêu cầu thiết kế mạch để xác minh các hoạt động của thiết kế vi mạch bằng cách mô phỏng thiết kế ở chậm (SS) góc, điển hình góc (TT) và nhanh chóng góc (FF). Một số công ty cũng yêu cầu các nhà thiết kế mạch điện mô phỏng thiết kế với NMOS nhanh và chậm PMOS góc (FS), và NMOS chậm và nhanh chóng PMOS góc (SF). Một số công ty yêu cầu các mạch để làm việc một cách chính xác trong một sigma 3 lây lan từ góc điển hình (FF3, SS3). Tại 0.13um và nhỏ hơn các công nghệ nơi rò rỉ bóng bán dẫn hiện nay là đáng kể, hai góc hơn trở nên quan trọng. Họ là ML (tối đa sự rò rỉ) góc và TL (điển hình rò rỉ) góc. ML xảy ra nhanh hơn quá trình, tối đa cung cấp điện áp và nhiệt độ tối đa. TL xảy ra ở quá trình tiêu biểu, điển hình cung cấp điện áp và nhiệt độ tối đa. Rò rỉ ML góc có thể là nhiều hơn gấp đôi sự rò rỉ ở TL góc, và một hoặc hai đơn đặt hàng lớn hơn sự rò rỉ tại TT góc! www.EDA-Utilities.com 17 Trước khi chúng tôi rời khỏi cơn đột quỵ thứ hai, hãy nhớ rằng bất kỳ thủ thuật bạn áp dụng trong việc bố trí, nó phải được truyền đạt đến các nhà thiết kế vi mạch. Thiết kế vi mạch cần phải Cập Nhật sơ đồ để phản ánh việc thực hiện bố trí. Sử dụng cùng một bố trí từ đột quỵ lần đầu và đột quỵ thứ hai như là một ví dụ, netlist gia vị ban đầu (tức là đột quỵ lần đầu) của transistor là M1 D G S B N_model L = 0.2u W = 20u N_model trong netlist là tên của mẫu bán dẫn NMOS. Netlist gia vị cho bố trí trong đột quỵ thứ hai là M1 D G S B N_model L = 0.2u W = 5u M = 4 Các nhà thiết kế mạch điện mô phỏng thiết kế bằng cách sử dụng gia vị netlist. Do đó điều quan trọng là gia vị netlist đại diện cho thực hiện bố trí như là chặt chẽ càng tốt.

Kết quả (Việt) 2:

Là gấp một bóng bán dẫn vào nhiều ngón tay một ý tưởng tồi? Trên thực tế, nó là một ý tưởng tuyệt vời. Mọi người sử dụng nó. Đột quỵ lần thứ hai làm cho nhỏ gọn bố trí. Đột quỵ thứ ba là một sự tiếp nối của đột quỵ thứ hai và nó sẽ cho phép thiết kế để chạy ở tốc độ cao hơn!


Corners điều hành

thay đổi trong quá trình chế tạo, nhiệt độ môi trường và nguồn cung cấp điện áp ảnh hưởng đến hiệu suất điện của các bóng bán dẫn. Ví dụ, một nhiệt độ cao hơn và một nguồn cung cấp điện áp thấp làm cho các bóng bán dẫn hoạt động chậm hơn. Nhiều công ty đòi hỏi các nhà thiết kế mạch để kiểm tra hoạt động của các thiết kế mạch bằng cách mô phỏng các thiết kế trong chậm (SS) góc, góc điển hình (TT) và góc nhanh (FF). Một số công ty cũng yêu cầu các nhà thiết kế mạch để mô phỏng thiết kế với NMOS nhanh và chậm PMOS góc (FS), và NMOS chậm và nhanh chóng PMOS góc (SF). Một số công ty yêu cầu các mạch để làm việc một cách chính xác trong vòng một sigma 3 lan từ góc điển hình (FF3, SS3).

Tại 0.13um và công nghệ nhỏ hơn nơi transistor rò rỉ hiện nay là đáng kể, hơn hai góc trở nên quan trọng. Họ là những ML (tối đa sự rò rỉ) góc và TL (rò rỉ điển hình) góc. ML xảy ra ở quá trình nhanh hơn, cung cấp điện áp tối đa và nhiệt độ tối đa. TL xảy ra ở quá trình tiêu biểu, điển hình cung cấp điện áp và nhiệt độ tối đa. Rò rỉ tại ML góc thể có nhiều hơn gấp đôi sự rò rỉ ở TL góc, và một đến hai đơn đặt hàng lớn hơn so với sự rò rỉ tại TT góc!

Www.eda-utilities.com 17
Trước khi chúng tôi rời khỏi đột quỵ thứ hai, hãy nhớ rằng bất cứ thủ thuật bạn áp dụng trong bố trí, nó phải được thông báo cho các nhà thiết kế mạch. Các nhà thiết kế mạch cần phải cập nhật sơ đồ để phản ánh việc thực hiện bố trí. Sử dụng bố trí tương tự từ các cơn đột quỵ đầu tiên và đột quỵ thứ hai như là một ví dụ, các gia vị netlist ban đầu (tức là đột quỵ đầu tiên) của các bóng bán dẫn được

M1 DGSB N_model L = 0.2u W = 20u

Các 'N_model' trong netlist là tên của mô hình transistor NMOS. Các netlist gia vị để bố trí trong đột quỵ thứ hai là

M1 DGSB N_model L = 0.2u W = 5U M = 4

Các nhà thiết kế mạch mô phỏng các thiết kế bằng cách sử dụng netlist gia vị. Vì vậy điều quan trọng là các netlist gia vị để đại diện cho việc thực hiện bố trí càng sát càng tốt.