In fact, if you specify the goal, s

In fact, if you specify the goal, synthesizers can optimize to meet your goal. The goals are typically area vs. delay. Area optimization will attempt to use the fewest number of gates (silicon area) on an FPGA, at the expense of execution speed. Delay optimization attempts to maximize the execution speed, even if more FPGA area is required. The net result is that the functional code you wrote in Verilog at the RTL level may have different implementations, and signals that you used to debug the functional code may have been optimized out of existence. That is, they may disappear in the final gate level implementation. Thus, even though you've thoroughly tested and simulated the RTL code, you'll want to do the same at the gate level.

Synthesizers typically allow constraints to be specified as part of the optimization process. One such constraint is b to prevent the synthesizer from doing whatever it wants to specific elements of the design. Another constraint is preserve_hierarchy as an alternative to flatten the design. Because hierarchical boundaries can prevent or limit optimization, synthesizers, which flatten the design will typically provide more optimal results.

Kết quả (Việt) 1:

Trong thực tế, nếu bạn chỉ định mục tiêu, synthesizers có thể tối ưu hóa để đáp ứng các mục tiêu của bạn. Các mục tiêu thường là diện tích so với sự chậm trễ. Tối ưu hóa diện tích sẽ cố gắng sử dụng số cổng (silicon khu vực), ít nhất trên một FPGA, tại các chi phí thực hiện tốc độ. Trì hoãn tối ưu hóa những nỗ lực để tối đa hóa tốc độ thực hiện, ngay cả khi thêm FPGA tích là cần thiết. Kết quả là chức năng mã bạn đã viết trong Verilog RTL cấp có thể khác nhau hiện thực, và tín hiệu mà bạn đã sử dụng để gỡ lỗi mã chức năng có thể đã được tối ưu hóa ra khỏi sự tồn tại. Có nghĩa là, họ có thể biến mất trong việc thực hiện cấp cuối cùng cửa khẩu. Vì vậy, ngay cả khi bạn đã triệt để thử nghiệm và mô phỏng các RTL mã, bạn sẽ muốn làm như vậy ở mức gate.Synthesizers thường cho phép các ràng buộc để được xác định như là một phần của quá trình tối ưu hóa. Một trong những hạn chế như vậy là để ngăn chặn sự tổng hợp làm bất cứ điều gì nó muốn cụ thể các yếu tố của thiết kế. Một hạn chế là preserve_hierarchy như là một cách thay thế để làm phẳng các thiết kế. Bởi vì thứ bậc ranh giới có thể ngăn chặn hoặc hạn chế tối ưu hóa, synthesizers, San bằng các thiết kế thường sẽ cung cấp thêm các kết quả tối ưu.

Kết quả (Việt) 2:

Trong thực tế, nếu bạn xác định mục tiêu, tổng hợp có thể tối ưu hóa để đáp ứng mục tiêu của bạn. Các mục tiêu này có diện tích so với chậm trễ thường. Tối ưu hóa diện tích sẽ cố gắng sử dụng số lượng ít nhất của cửa (diện tích silicon) trên một FPGA, tại các chi phí của tốc độ thực thi. Sự chậm trễ tối ưu hóa nỗ lực để tối đa hóa tốc độ thực thi, thậm chí nếu khu vực FPGA hơn là cần thiết. Kết quả cuối cùng là mã chức năng bạn đã viết trong Verilog ở mức RTL có thể hiện thực khác nhau, và các tín hiệu mà bạn sử dụng để gỡ lỗi mã chức năng có thể được tối ưu hóa ra khỏi sự tồn tại. Đó là, họ có thể biến mất trong việc thực hiện mức cổng thức. Vì vậy, ngay cả khi bạn đã kiểm tra kỹ lưỡng và mô phỏng mã RTL, bạn sẽ muốn làm điều tương tự ở cấp cửa khẩu.

Tổng hợp âm thường cho các ràng buộc được xác định như là một phần của quá trình tối ưu hóa. Một trong những hạn chế là b để ngăn chặn sự tổng hợp từ làm bất cứ điều gì nó muốn đến các yếu tố cụ thể của thiết kế. Hạn chế khác là preserve_hierarchy như một sự thay thế để san bằng các thiết kế. Bởi vì ranh giới thứ bậc có thể ngăn ngừa hoặc hạn chế tối ưu hóa, tổng hợp, trong đó san bằng các thiết kế thông thường sẽ cung cấp kết quả tối ưu hơn.

Kết quả (Việt) 3:

Trên thực tế, nếu anh đã xác định mục tiêu, người máy có thể tối ưu hóa đất đạt được mục tiêu của mình.Khu vực này thường là mục tiêu và chậm trễ.Diện tích tối ưu hóa sẽ cố lợi dụng Gates. Ít nhất (silicon diện tích) ở FPGAs can, tốc độ thực hiện với giá.Tối ưu hóa cố trì hoãn cải thiện tốc độ tối đa đất thực hiện, cho dù nhiều khu vực FPGAs can là cần thiết.Kết quả cuối cùng là, ông viết về chức năng của RTL VerilogLanguage Mã ở mức có thể có cách khác đạt được, và cho thấy khả năng của anh được sử dụng để gỡ lỗi mã có thể đã tối ưu hóa rồi.Có nghĩa là, họ có thể sẽ biến mất trong giai đoạn cuối cùng, cửa thành.Vì vậy, mặc dù ông đã triệt để xét nghiệm và mô phỏng RTL Mã, anh sẽ muốn ở cửa ngang làm điều tương tự.Tổng hợp thường cho phép hạn chế được xác định là một phần của quá trình tối ưu hóa.Một hạn chế này là B, để ngăn chặn người máy làm gì nó muốn thiết kế cụ thể của các nguyên tố.Một hạn chế khác là preserve_hierarchy là một loài thay thế thiết kế phẳng hóa.Bởi vì mức độ giới hạn có thể ngăn chặn tối ưu hóa hoặc hạn chế, tổng hợp, nó thường sẽ cung cấp những thiết kế phẳng hóa tối ưu hơn kết quả.