The main drawback to the bus organi

The main drawback to the bus organization is performance. All memory references pass through the common bus. Thus, the bus cycle time limits the speed
of the system. To improve performance, it is desirable to equip each processor
with a cache memory. This should reduce the number of bus accesses dramatically.
Typically, workstation and PC SMPs have two levels of cache, with the L1 cache
internal (same chip as the processor) and the L2 cache either internal or external.
Some processors now employ a L3 cache as well.
The use of caches introduces some new design considerations. Because each
local cache contains an image of a portion of memory, if a word is altered in one
L1 cache
Processor
Main
memory I/O
subsystem
Shared bus
I/O
adapter
Processor Processor
• • •
L1 cache L1 cache
L2 cache L2 cache L2 cache
I/O
adapter
I/O
adapter
Figure 17.5 Symmetric Multiprocessor Organization
17.3 / CACHE COHERENCE AND THE MESI PROTOCOL 619
cache, it could conceivably invalidate a word in another cache. To prevent this, the
other processors must be alerted that an update has taken place. This problem is
known as the cache coherenceproblem and is typically addressed in hardware rather
than by the operating system. We address this issue in Section 17.4.

Kết quả (Việt) 1:

Hạn chế chính để tổ chức xe buýt là hiệu suất. Bộ nhớ tất cả tài liệu tham khảo qua xe buýt phổ biến. Vì vậy, xe buýt thời gian chu kỳ giới hạn tốc độ của hệ thống. Để cải thiện hiệu suất, đó là mong muốn để trang cho mỗi bộ vi xử lý với một bộ nhớ cache. Điều này nên làm giảm số lượng xe buýt truy cập đáng kể. Thông thường, máy trạm và máy tính mini có hai cấp độ của bộ nhớ cache, với bộ nhớ cache L1 nội bộ (cùng một chip như là bộ vi xử lý) và L2 cache nội bộ hoặc bên ngoài. Một số bộ vi xử lý bây giờ sử dụng một bộ nhớ cache L3 là tốt.Việc sử dụng của lưu trữ giới thiệu một số cân nhắc thiết kế mới. Bởi vì mỗi đệm ẩn cục bộ chứa một hình ảnh của một phần của bộ nhớ, nếu một từ bị thay đổi trong một Bộ nhớ cache L1Bộ xử lýMainbộ nhớ I/OHệ thống phụXe buýt dùng chungI/Obộ điều hợpBộ vi xử lý bộ vi xử lý• • •Bộ nhớ cache L1 L1 bộ nhớ cacheL2 cache L2 cache L2 cacheI/Obộ điều hợpI/Obộ điều hợpTổ chức sự đối xứng hình 17,517.3 / CACHE TÍNH MẠCH LẠC VÀ GIAO THỨC MESI 619bộ nhớ cache, nó có thể hình dung làm mất hiệu lực với một từ trong một bộ nhớ cache. Để ngăn chặn điều này, các bộ xử lý khác phải được cảnh báo rằng một bản Cập Nhật đã diễn ra. Vấn đề này là được biết đến như coherenceproblem bộ nhớ cache và thường là địa chỉ trong phần cứng thay vì hơn bởi hệ điều hành. Chúng tôi giải quyết vấn đề này trong phần 17.4.

Kết quả (Việt) 2:

Hạn chế chủ yếu để tổ chức xe buýt là hiệu suất. Tất cả các tài liệu tham khảo bộ nhớ đi qua các xe buýt thông thường. Vì vậy, thời gian chu kỳ xe buýt giới hạn tốc độ
của hệ thống. Để cải thiện hiệu suất, đó là mong muốn trang bị cho mỗi bộ xử lý
với một bộ nhớ cache. Điều này sẽ làm giảm số lượng xe buýt truy cập đáng kể.
Thông thường, máy trạm và máy tính SMPS có hai cấp độ của bộ nhớ cache, với bộ nhớ cache L1
nội bộ (cùng một chip như bộ xử lý) và bộ nhớ cache L2 hoặc là nội bộ hay bên ngoài.
Một số bộ vi xử lý hiện nay sử dụng một bộ nhớ cache L3 là tốt.
Việc sử dụng bộ nhớ cache giới thiệu một số cân nhắc thiết kế mới. Bởi vì mỗi
địa phương có một bộ nhớ cache hình ảnh của một phần bộ nhớ, nếu một từ bị thay đổi trong một
bộ nhớ cache L1
xử lý
chính
bộ nhớ I / O
hệ thống phụ
xe buýt chung
I / O
bộ điều hợp
xử lý xử lý
• • •
cache L1 cache L1
cache L2 cache L2 cache L2
I / O
card
I / O
bộ chuyển đổi
hình 17,5 đối xứng đa xử lý Tổ chức
17,3 / gắn kết cache VÀ MESI PROTOCOL 619
bộ nhớ cache, có thể nhận thấy rằng hiệu lực một từ trong bộ nhớ cache khác. Để ngăn chặn điều này, các
bộ vi xử lý khác phải được cảnh báo rằng một bản cập nhật đã diễn ra. Vấn đề này được
biết đến như là coherenceproblem bộ nhớ cache và thường được đề cập đến trong phần cứng khá
hơn bởi hệ điều hành. Chúng tôi giải quyết vấn đề này nằm trong Phần 17.4.