The field programmable gate-array (

The field programmable gate-array (FPGA) has become an important technology in VLSI ASIC designs. In the past few years, a number of heuristic algorithms have been proposed for technology mapping in lookup-table (LUT) based FPGA designs, but none of them guarantees optimal solutions for general Boolean networks and little is known about how far their solutions are away from the optimal ones. This paper presents a theoretical breakthrough which shows that the LUT-based FPGA technology mapping problem for depth minimization can be solved optimally in polynomial time. A key step in our algorithm is to compute a minimum height K-feasible cut in a network, which is solved optimally in polynomial time based on network flow computation. Our algorithm also effectively minimizes the number of LUT's by maximizing the volume of each cut and by several post-processing operations. Based on these results, we have implemented an LUT-based FPGA mapping package called FlowMap. We have tested FlowMap on a large set of benchmark examples and compared it with other LUT-based FPGA mapping algorithms for delay optimization, including Chortle-d, MIS-pga-delay, and DAG-Map. FlowMap reduces the LUT network depth by up to 7% and reduces the number of LUT's by up to 50% compared to the three previous methods

Kết quả (Việt) 1:

Các lĩnh vực lập trình cửa khẩu-mảng (FPGA) đã trở thành một công nghệ quan trọng trong thiết kế VLSI ASIC. Trong những năm gần đây, một số thuật toán heuristic đã được đề xuất cho công nghệ lập bản đồ trong bảng tra cứu (LUT) dựa FPGA thiết kế, nhưng không ai trong số họ đảm bảo các giải pháp tối ưu cho chung Boolean mạng và ít được biết về cách xa giải pháp của họ ra khỏi những tối ưu. Bài báo này trình bày một lý thuyết mang tính đột phá đó cho thấy rằng vấn đề FPGA LUT dựa trên công nghệ lập bản đồ cho giảm thiểu độ sâu có thể được giải quyết tối ưu trong thời gian đa thức. Một bước quan trọng trong thuật toán của chúng tôi là để tính toán một chiều cao tối thiểu cắt K khả thi trong một mạng lưới, mà giải quyết tối ưu trong thời gian đa thức dựa trên mạng lưu lượng tính toán. Thuật toán của chúng tôi cũng có hiệu quả giảm thiểu số của LUT bởi tối đa hóa khối lượng mỗi cắt và do một số các hoạt động sau khi xử lý. Dựa trên những kết quả này, chúng tôi đã thực hiện một gói phần mềm lập bản đồ dựa trên LUT FPGA, được gọi là FlowMap. Chúng tôi đã được thử nghiệm FlowMap trên một tập lớn các điểm chuẩn ví dụ và so sánh nó với các thuật toán lập bản đồ dựa trên LUT FPGA khác để tối ưu hóa sự chậm trễ, bao gồm Chortle-d, MIS pga sự chậm trễ, và DAG-bản đồ. FlowMap làm giảm chiều sâu mạng LUT lên đến 7% và giảm số lượng của LUT lên đến 50% so với ba phương pháp trước đó

Kết quả (Việt) 2:

Lĩnh vực lập trình cổng mảng (FPGA) đã trở thành một công nghệ quan trọng trong thiết kế VLSI ASIC. Trong vài năm qua, một số thuật toán heuristic đã được đề xuất để lập bản đồ công nghệ trong bảng tra cứu (LUT) thiết kế dựa trên FPGA, nhưng không ai trong số họ đảm bảo giải pháp tối ưu cho các mạng Boolean nói chung và ít được biết về thế nào đến nay các giải pháp của họ là đi từ những cái tối ưu. Bài viết này trình bày một bước đột phá lý thuyết đó cho thấy rằng các công nghệ FPGA lập bản đồ dựa trên vấn đề LUT cho giảm thiểu độ sâu có thể được giải quyết một cách tối ưu trong thời gian đa thức. Một bước quan trọng trong thuật toán của chúng tôi là để tính toán một chiều cao K-khả thi cắt tối thiểu trong một mạng, mà được giải quyết tối ưu trong thời gian đa thức dựa trên mạng lưới tính toán dòng chảy. Thuật toán của chúng tôi cũng có hiệu quả giảm thiểu số lượng LUT bằng cách tối đa hóa số lượng mỗi lần cắt và một số hoạt động sau chế biến. Dựa trên những kết quả này, chúng tôi đã thực hiện một gói phần mềm lập bản đồ FPGA LUT dựa trên gọi là FlowMap. Chúng tôi đã thử nghiệm FlowMap trên một tập hợp lớn các ví dụ chuẩn và so sánh nó với LUT dựa trên thuật toán FPGA lập bản đồ khác để tối ưu hóa chậm trễ, bao gồm cười nhỏ nhẹ-d, MIS-PGA-chậm trễ, và DAG-Map. FlowMap làm giảm độ sâu mạng LUT lên đến 7% và làm giảm số lượng LUT bằng cách lên đến 50% so với ba phương pháp trước đây