A typical fabrication sequence fora

A typical fabrication sequence fora high-performance MESFET is shown in Figure 9.33. a layer of GaAs is epitaxially grown on a semiinsulating GaAs substrate, followed by an n' contact laver (Fig. 9.33o). A mesa etch step is performed for isolation (Fig. 9.336). and a metal layer is evaporated for the source and drain ohmic contacts (Fig. 9.33c). A channel recess etch is followed by a gate recess etch and gate evaporation ( Figs. 9.33rf and .• After a liftoff process that removes the photoresist, shown in Figure 9.33c, the MESFET is completed (Fig. 9.33/).
The n contact layer reduces the source and drain ohmic contact resistances. Note that the gate is offset toward the source to minimize the source resistance. The epitaxial layer is thick enough to minimize the effect of surface depletion on the source and drain resist.uice. The gate electrode has maximal cross-sectional area with a minimal foot¬print. which provides low gate resistance and minimal gate length. In addition, the length iL,,,) is designed to be greater than the depletion width at gate-drain breakdown.
a representative fabrication sequence for a MESFET integrated circuit is shown in Figure 9.34. In this process, n* source and drain regions are self-aligned to the gate of each MESFET A relatively light channel implant is used for the enhancement-mode switching device, and a heavier implant is used for the depletion-mode load device. A gate recess is usually not used for such digital IC fabrication because the uniformity of each depth is difficult to control, leading to unacceptable variation in the threshold volt¬age. This process sequence can also Ik* used for a monolithic microuaie integrated cir- cuit (M.MIC). Note that gallium arsenide MESFET processing technology is similar to the silicon-based MOSFET processing technology.
Gallium arsenide ICs with complexities up to the large-sc.de integration level (-10.000 components per chip) have been fabricated. Because of the higher drift velocity (-20% higher than silicon), gallium arsenide ICs have a 20V< higher speed than silicon ICs that use the same design rules. However, substantial improvements in crvstal quality and processing technology are needed before gallium arsenide can seriously challenge the preeminent position of silicon in ULSI applications.

Kết quả (Việt) 1:

Một trình tự chế tạo tiêu biểu cho một MESFET hiệu suất cao được thể hiện trong hình 9.33. một lớp GaAs epitaxially được trồng trên một bề mặt GaAs semiinsulating, theo sau là một n' liên hệ với laver (hình 9.33o). Mesa một etch bước được thực hiện sự cách điện (hình 9.336). và một lớp kim loại bốc hơi cho các nguồn và cống ohmic điểm tiếp xúc (hình 9.33 c). Một ngưng kênh etch được theo sau bởi một gate hốc etch và cổng bay hơi (Figs. 9.33rf và. • sau một quá trình phóng loại bỏ hoà, Hiển thị trong hình 9.33, MESFET được hoàn thành (hình 9.33/).
The n liên lạc lớp làm giảm các nguồn và cống ohmic kháng liên lạc. Lưu ý rằng cổng bù đắp hướng tới nguồn để giảm thiểu sự kháng cự nguồn. Lớp trải là đủ dày để giảm thiểu tác động của sự suy giảm bề mặt nguồn và chảy resist.uice. Các điện cực gate có tối đa diện tích mặt cắt với một foot¬print tối thiểu. có sức đề kháng thấp gate và chiều dài tối thiểu gate. In addition, chiều dài iL,,,) được thiết kế để lớn hơn chiều rộng sự suy giảm tại phân tích gate-cống.
một trình tự chế tạo đại diện cho một mạch tích hợp MESFET được thể hiện trong hình 9.34. Trong quá trình, n * nguồn và cống vùng được liên kết tự đến cổng của mỗi kênh tương đối nhẹ MESFET A cấy ghép được sử dụng cho thiết bị tự động bật chế độ tăng cường, và một cấy ghép nặng hơn được sử dụng cho thiết bị tải sự suy giảm chế độ. Gate hốc thường không được sử dụng cho chế tạo IC kỹ thuật số như vậy bởi vì tính đồng nhất của độ sâu mỗi là khó kiểm soát, dẫn đến các biến thể không được chấp nhận trong volt¬age ngưỡng. Chuỗi quá trình này có thể cũng Ik * được sử dụng cho một khối microuaie tích hợp cir-cuit (M.MIC). Lưu ý rằng gallium arsenide MESFET xử lý công nghệ tương tự như công nghệ silicon dựa trên chế biến MOSFET.
Gallium arsenide ICs với phức tạp đến mức lớn sc.de tích hợp (-10.000 thành phần cho một chip) đã được chế tạo. Bởi vì vận tốc cao trôi dạt (-20% cao hơn silic), Asenua gali ICs có một 20V < tốc độ cao hơn silic ICs mà sử dụng các quy tắc thiết kế tương tự. Tuy nhiên, các cải tiến đáng kể trong chất lượng crvstal và xử lý công nghệ là cần thiết trước khi gallium arsenide nghiêm trọng có thể thách thức vị trí ưu Việt của silicon trong các ứng dụng ULSI.

Kết quả (Việt) 2:

Một điển hình chế tạo chuỗi các diễn đàn hiệu suất cao MESFET được thể hiện trong hình 9.33. một lớp GaAs được mọc ghép trồng trên một chất nền GaAs semiinsulating, theo sau là một Laver n 'liên lạc (Hình 9.33o). Một bước etch mesa được thực hiện để phân lập (Hình 9,336). và một lớp kim loại được bốc hơi cho nguồn và cống địa chỉ liên lạc ohmic (Hình 9.33c). Một etch kênh nghỉ được theo sau bởi một cổng nghỉ etch và cổng bay hơi (Hình 9.33rf và. • Sau một quá trình cất cánh mà loại bỏ các cản quang, thể hiện trong hình 9.33c, các MESFET hoàn tất (Hình 9.33 /).
Các n lớp tiếp xúc làm giảm nguồn và thoát điện trở tiếp xúc ohmic. Lưu ý rằng cổng được bù đắp về phía nguồn để giảm thiểu sức đề kháng nguồn. Các lớp epitaxy là đủ dày để giảm thiểu tác động của sự suy giảm trên bề mặt nguồn và thoát resist.uice. Cổng điện cực có diện tích mặt cắt ngang tối đa với tối thiểu ¬ chân in. cung cấp cửa khẩu kháng thấp và chiều dài cửa khẩu tối thiểu. Ngoài ra, chiều dài il,,,) được thiết kế để lớn hơn chiều rộng sự suy giảm ở sự cố cửa cống.
một trình tự chế tạo đại diện cho một MESFET mạch tích hợp được thể hiện trong hình 9.34. Trong quá trình này, n * nguồn và cống khu vực là tự liên kết đến cửa của mỗi MESFET Một kênh cấy ghép tương đối nhẹ được sử dụng cho các thiết bị tăng cường chế độ chuyển đổi, và cấy ghép nặng hơn được sử dụng cho các thiết bị tải cạn kiệt chế độ. Một cửa nghỉ thường không được sử dụng cho kỹ thuật số như IC chế tạo vì tính thống nhất của mỗi độ sâu là khó kiểm soát, dẫn đến sự thay đổi không thể chấp nhận trong thời đại ¬ ngưỡng volt. Chuỗi quá trình này cũng có thể Ik * sử dụng cho một microuaie khối tích hợp Cir-CUIT (M.MIC). Lưu ý rằng công nghệ chế biến MESFET gallium arsenide tương tự như công nghệ chế biến MOSFET silicon.
IC Gallium arsenide với sự phức tạp đến mức hội nhập lớn sc.de (-10,000 thành phần cho mỗi con chip) đã được chế tạo. Vì vận tốc trôi dạt cao hơn (cao hơn so với silicon -20%), IC gallium arsenide có một 20V <tốc độ cao hơn so với IC silicon sử dụng các quy tắc thiết kế tương tự. Tuy nhiên, cải thiện đáng kể chất lượng crvstal và công nghệ xử lý là cần thiết trước khi gallium arsenide nghiêm trọng có thể thách thức vị trí ưu việt của silicon trong các ứng dụng ULSI.