During logic synthesis, the logic e

During logic synthesis, the logic expressions will be rearranged and optimized. Redundant
product terms, if they exist, will be removed during the optimization process.
It is unlikely that the original expression can be preserved.
0 If we assume that the logic expression remains unchanged after logic synthesis, the
netlist may be converted to other cells during technology mapping. Again, the original
logic expression will be altered.
160 SYNTHESIS OF VHDLCODE
0 If we assume that the original logic expression survives after technology mapping,
wire delays will be changed after the placement and routing process. The change
will alter the delay of the path and may invalidate the previous analysis.
0 If we assume that the circuit is synthesized according to the specification, the design
may hinder other steps in the verification and testing process. For example, the
redundant product term used in the logic expression will complicate the test vector
generation or even make the circuit untestable.

Kết quả (Việt) 1:

Trong quá trình tổng hợp logic, biểu thức logic sẽ được sắp xếp lại và tối ưu hóa. Dự phòngđiều khoản sản phẩm, nếu chúng tồn tại, sẽ được loại bỏ trong quá trình tối ưu hóa.Nó không chắc rằng các biểu hiện ban đầu có thể được bảo tồn.0 nếu chúng ta giả sử biểu thức logic vẫn không thay đổi sau khi tổng hợp logic, cácnetlist có thể được chuyển đổi sang các tế bào khác trong quá trình lập bản đồ công nghệ. Một lần nữa, bản gốcbiểu thức logic sẽ được thay đổi.160 TỔNG HỢP VHDLCODE0 nếu chúng ta giả sử biểu thức logic gốc tồn tại sau khi các công nghệ lập bản đồ,sự chậm trễ của dây sẽ được thay đổi sau khi các vị trí và quá trình định tuyến. Sự thay đổisẽ làm thay đổi sự chậm trễ của con đường và có thể làm mất hiệu lực phân tích trước đó.0 nếu chúng ta giả định rằng các mạch được tổng hợp theo đặc điểm kỹ thuật, thiết kếcó thể cản trở các bước trong quy trình xác minh và quá trình thử nghiệm. Ví dụ, cácthuật ngữ sản phẩm dư thừa được sử dụng trong các biểu thức logic sẽ phức tạp test vectorthế hệ hoặc thậm chí làm cho mạch untestable.

Kết quả (Việt) 2:

Trong tổng hợp logic, các biểu thức logic sẽ được sắp xếp lại và tối ưu hóa. Dư thừa
về sản phẩm, nếu chúng tồn tại, sẽ được loại bỏ trong quá trình tối ưu hóa.
Nó không chắc rằng các biểu hiện ban đầu có thể được bảo tồn.
0 Nếu chúng ta giả định rằng biểu thức luận lý vẫn không thay đổi sau khi tổng hợp logic, các
netlist có thể được chuyển đổi sang các tế bào khác trong lập bản đồ công nghệ. Một lần nữa, bản gốc
biểu logic sẽ được thay đổi.
160 TỔNG HỢP VHDLCODE
0 Nếu chúng ta giả định rằng biểu thức luận lý ban đầu sống sót sau khi lập bản đồ công nghệ,
sự chậm trễ dây sẽ được thay đổi sau khi các vị trí và định tuyến trình. Sự thay đổi
sẽ làm thay đổi sự chậm trễ của con đường và có thể làm mất hiệu lực phân tích trước đó.
0 Nếu chúng ta giả định rằng các mạch được tổng hợp theo các đặc điểm kỹ thuật, thiết kế
có thể cản trở bước khác trong việc xác minh và kiểm tra quá trình. Ví dụ, các
thuật ngữ sản phẩm dư thừa được sử dụng trong biểu thức logic sẽ làm phức tạp vector thử nghiệm
thế hệ hoặc thậm chí làm cho các mạch untestable.