With the use of two decode stages,

With the use of two decode stages, the pipeline can sustain a throughput of
close to one instruction per clock cycle. Complex instructions and conditional
branches can slow down this rate.
Figure 12.21 shows examples of the operation of the pipeline. Part a shows that
there is no delay introduced into the pipeline when a memory access is required.
However, as part b shows, there can be a delay for values used to compute memory
addresses. That is, if a value is loaded from memory into a register and that register
is then used as a base register in the next instruction, the processor will stall for one
cycle. In this example, the processor accesses the cache in the EX stage of the first
instruction and stores the value retrieved in the register during the WB stage. However,
the next instruction needs this register in its D2 stage. When the D2 stage lines
up with the WB stage of the previous instruction, bypass signal paths allow the D2
stage to have access to the same data being used by the WB stage for writing, saving
one pipeline stage.
Figure 12.21c illustrates the timing of a branch instruction, assuming that the
branch is taken. The compare instruction updates condition codes in the WB stage,
and bypass paths make this available to the EX stage of the jump instruction at the
same time. In parallel, the processor runs a speculative fetch cycle to the target of

Kết quả (Việt) 1:

Với việc sử dụng hai giai đoạn giải mã, các đường ống dẫn có thể duy trì một thông lượng củagần với một hướng dẫn cho mỗi chu kỳ đồng hồ. Hướng dẫn phức tạp và có điều kiệnchi nhánh có thể làm giảm tỷ lệ này.Con số 12.21 cho thấy các ví dụ về các hoạt động của các đường ống dẫn. Phần một cho thấy rằngcó là có sự chậm trễ được giới thiệu vào các đường ống dẫn khi truy cập vào bộ nhớ được yêu cầu.Tuy nhiên, vì phần b cho thấy, có thể có một sự chậm trễ cho các giá trị được sử dụng để tính toán bộ nhớđịa chỉ. Đó là, nếu một giá trị được tải từ bộ nhớ vào một đăng ký và đăng ký đósau đó được sử dụng như là một đăng ký cơ sở trong các chỉ dẫn tiếp theo, bộ vi xử lý sẽ đứng cho mộtchu kỳ. Trong ví dụ này, các bộ xử lý truy cập bộ nhớ cache trong giai đoạn đầu tiên cho EX.hướng dẫn và các cửa hàng giá trị truy cập trong đăng ký trong giai đoạn WB. Tuy nhiên,Các hướng dẫn tiếp theo nhu cầu đăng ký này trong giai đoạn D2. Khi các giai đoạn đường D2lên sân khấu WB của các hướng dẫn trước, bỏ qua các đường dẫn tín hiệu cho phép D2Sân khấu để có quyền truy cập vào cùng một dữ liệu đang được sử dụng bởi sân khấu WB cho văn bản, tiết kiệmgiai đoạn một đường ống.Minh họa hình 12.21c thời gian của một hướng dẫn chi nhánh, giả định rằng cácchi nhánh được thực hiện. Hướng dẫn so sánh thông tin cập nhật tình trạng mã trong giai đoạn WB,và bỏ qua con đường làm cho có sẵn cho giai đoạn EX giảng dạy nhảy tại cáccùng một lúc. Song song, bộ vi xử lý chạy một chu kỳ suy đoán lấy đến mục tiêu của