The processor array architecture is

The processor array architecture is scalable to smaller and larger GPU configurations by scaling the number of multiprocessors and the number of memory partitions. Figure A.2.5 shows seven clusters of two SMs sharing a texture unit and a texture L1 cache. The texture unit delivers filtered results to the SM given a set of coordinates into a texture map. Because filter regions of support often overlap for successive texture requests, a small streaming L1 texture cache is effective to reduce the number of requests to the memory system. The processor array connects with raster operation (ROP) processors, L2 texture caches, external DRAM memories, and system memory via a GPU-wide interconnection network. The number of processors and number of memories can scale to design balanced GPU systems for different performance and market segments.

Kết quả (Việt) 1:

Kiến trúc bộ xử lý mảng là khả năng mở rộng cấu hình GPU nhỏ hơn và lớn hơn bởi mở rộng quy mô số lượng multiprocessors và số lượng các phân vùng bộ nhớ. Hình vẽ A.2.5 Hiển thị bảy cụm hai SMs chia sẻ một đơn vị kết cấu và một bộ nhớ cache L1 kết cấu. Các đơn vị kết cấu cung cấp lọc kết quả cho SM cho một tập hợp các tọa độ vào bản đồ kết cấu. Bởi vì bộ lọc khu vực hỗ trợ thường chồng chéo lên nhau cho yêu cầu kế tiếp kết cấu, một trực tuyến nhỏ cache L1 kết cấu là có hiệu quả để giảm số lượng yêu cầu đến hệ thống bộ nhớ. Các mảng bộ vi xử lý kết nối với raster hoạt động (ROP) bộ vi xử lý, kết cấu L2 cache, bên ngoài DRAM ký ức, và bộ nhớ hệ thống thông qua một mạng lưới kết nối GPU toàn. Số lượng các bộ vi xử lý và số của những kỷ niệm có thể quy mô để thiết kế cân bằng hệ thống GPU phân đoạn hiệu suất và thị trường khác nhau.

Kết quả (Việt) 2:

Các kiến ​​trúc mảng vi xử lý là khả năng mở rộng để cấu hình GPU nhỏ hơn và lớn hơn bằng cách mở rộng số lượng các multiprocessors và số lượng các phân vùng bộ nhớ. Hình A.2.5 lãm bảy chùm đôi SM chia sẻ một đơn vị kết cấu và một bộ nhớ cache L1 kết cấu. Các đơn vị kết cấu cung cấp kết quả lọc để những SM đưa ra một tập hợp các tọa độ vào một bản đồ kết cấu. Bởi vì khu vực bộ lọc hỗ trợ thường chồng chéo lên nhau cho các yêu cầu kết cấu liên tiếp, một tuyến L1 kết cấu bộ nhớ cache nhỏ là hiệu quả để giảm số lượng yêu cầu cho hệ thống bộ nhớ. Các mảng vi xử lý kết nối với các hoạt động raster (ROP) bộ vi xử lý, bộ nhớ đệm L2 kết cấu, những kỷ niệm DRAM bên ngoài, và bộ nhớ hệ thống thông qua một mạng lưới kết nối GPU-rộng. Số lượng các bộ vi xử lý và số lượng các ký ức có thể mở rộng để thiết kế các hệ thống cân GPU cho hiệu năng và thị trường phân khúc khác nhau.