Using this process, the vertical sy

Using this process, the vertical sync (frame synchronization) pulses are generated.
14.5.4 Horizontal and Vertical Blanking Pulses
In addition to the basic horizontal and vertical sync pulse counters, we have to define a horizontal blanking pulse, which sets the line data low after 25,170ns (2517 clock cycles). This can be implemented as a simple counter in exactly the same way as the horizontal sync pulse and similarly for a vertical blanking pulse. The two processes to implement these are given in the following VHDL.

Kết quả (Việt) 1:

Sử dụng quá trình này, các xung đồng bộ dọc (khung đồng bộ hóa) được tạo ra.14.5.4 ngang và dọc tẩy trống xungNgoài quầy xung đồng bộ ngang và dọc cơ bản, chúng ta phải xác định một xung blanking ngang bộ dữ liệu dòng thấp sau 25, 170ns (2517 clock chu kỳ). Điều này có thể được thực hiện như một truy cập đơn giản trong cách chính xác giống như xung đồng bộ ngang và tương tự như vậy cho một xung blanking dọc. Hai quy trình thực hiện này được đưa ra trong VHDL sau.

Kết quả (Việt) 2:

Sử dụng quá trình này, các đồng bộ dọc (đồng bộ khung) xung được tạo ra.
14.5.4 Horizontal và Vertical Blanking xung
Ngoài các quầy đồng bộ xung ngang và dọc cơ bản, chúng ta phải xác định một xung tẩy trống ngang, đặt ra các dữ liệu dòng thấp sau 25,170ns (2.517 chu kỳ đồng hồ). Điều này có thể được thực hiện như một bộ đếm đơn giản trong cách chính xác giống như các xung đồng bộ ngang và tương tự cho một xung tẩy trống dọc. Hai tiến trình thực hiện này được đưa ra trong VHDL sau.