7.2 OPERATOR SHARINGWhen a VHDL pro

7.2 OPERATOR SHARING
When a VHDL program is synthesized, all statementsand language constructs of the program will be mapped to hardware. One way to reduce the overall size of synthesized
hardware is to identify the resourcesthat can be used by different operations. This is known
as resource sharing. Performing resource sharingnormally introduces some overhead and
may penalize performance, and thus is worthwhile only for large, complex constructs. Although the exact size depends on the underlying target technology, data from Table 6.2
provides a good estimation of the relative sizes of commonly synthesizable components.
Ideally, synthesis software should identify the sharing opportunities and perform the optimization automatically. Unfortunately, in reality, software’s capability varies and sometimes is ratherlimitedin this respect. We may need to explicitly describethe desired sharing
in VHDL code. This section discusses the operator sharing and the next section illustrates
functionality sharing.
In certain VHDL constructs, operations are mutually exclusive; i.e., only one operation
is active at a particular time. These constructs include the conditional signal assignment
statement (or the equivalent if statement in a process) and the selected signal assignment
statement (or the equivalent case statementin a process). Recall that the basic expression
of a conditional signal assignment statement is
signal-name

Kết quả (Việt) 1:

7.2 NHÀ ĐIỀU HÀNH CHIA SẺKhi một chương trình VHDL được tổng hợp, tất cả cấu trúc ngôn ngữ statementsand của chương trình sẽ được ánh xạ vào phần cứng. Một trong những cách để giảm kích thước tổng thể của tổng hợpphần cứng là để xác định resourcesthat có thể được sử dụng bởi các hoạt động khác nhau. Điều này được gọinhư là nguồn tài nguyên chia sẻ. Thực hiện các nguồn tài nguyên sharingnormally giới thiệu một số chi phí vàcó thể phạt hiệu suất, và do đó là đáng giá chỉ cho xây dựng lớn, phức tạp. Mặc dù kích thước chính xác phụ thuộc vào công nghệ mục tiêu cơ bản, các dữ liệu từ bảng 6.2cung cấp một ước lượng tốt của các kích thước tương đối của các thành phần phổ biến synthesizable.Lý tưởng nhất, tổng hợp phần mềm nên xác định các cơ hội chia sẻ và thực hiện tối ưu hóa tự động. Thật không may, trong thực tế, khả năng của phần mềm khác nhau và đôi khi là ratherlimitedin sự tôn trọng này. Chúng tôi có thể cần phải rõ ràng describethe mong muốn chia sẻVHDL mã. Phần này thảo luận về các nhà điều hành chia sẻ và minh hoạ phần tiếp theochức năng chia sẻ.Trong một số cấu trúc VHDL, hoạt động lẫn nhau; tức là, chỉ có một hoạt độngđang hoạt động tại một thời điểm cụ thể. Cấu trúc này bao gồm việc chuyển nhượng có điều kiện tín hiệutuyên bố (hoặc tương đương nếu tuyên bố trong tiến trình) và hợp đồng chọn tín hiệubáo cáo (hoặc statementin trường hợp tương đương một quá trình). Nhớ lại rằng biểu thức cơ bảnmột tín hiệu có điều kiện chuyển nhượng tuyên bố làtín hiệu-tên < = giá trị-expr-1 khi boolean-expr-1 e l s egiá trị-expr-2 khi boolean-expr-2 e l s egiá trị - expr-3 khi boo nạc-expr-3 e 1segiá trị-expr-n;. . . CÁC NHÀ ĐIỀU HÀNH CHIA SẺ 165: Wr Cđầu vào(a) ban đầu Sơ đồmộtrkhácđầu vào(b) sơ đồ với chia sẻHình 7.1 Simpleoperator chia sẻ.Giá trị expressionsvalue-expr-1, giá trị-expr-2,..., giá trị-expr-n là loại trừ lẫn nhauđộc quyền vì chỉ có một biểu hiện cần phải được đánh giá và thông qua ra. Tương tự,nhớ lại rằng cơ bản expressionof một tín hiệu được lựa chọn phân công statementistín hiệu-tên < = giá trị-expr-1 khi lựa chọn-1,giá trị-expr-2 khi sự lựa chọn-:!,giá trị-expr-3 khi lựa chọn-3,Sau khi học implementationof khóa VHDLconstructsand reviewingthe synthesisprocess ở Chapters4, 5 và 6, chúng tôi sẵn sàng để nghiên cứu mô tả VHDL constructionandThêm sophisticatedcombinational mạch. Ví dụ sẽ hiển thị làm thế nào để chuyển đổi những ý tưởng khái niệm thành phần cứng và illustrateresource chia sẻ và tạo hình mạch kỹ thuậtđể giảm kích thước mạch và tăng hiệu suất. Chương này sau và chứng minhchủ đề chính của cuốn sách: nghiên cứu một thiết kế hiệu quả và lấy được mã VHDLcho phù hợp.7,1 DERIVATION CỦA MÔ TẢ HIỆU QUẢ HDLAlthoughthe appearanceof VHDLcodeis rất khác nhau từ một schematicdiagram, VHDLMã là chỉ là một cách để mô tả một mạch. Tổng hợp phần mềm thực hiện một loạt cáccải tiến và biến đổi mô tả VHDL văn bản để netlist cấp độ tế bào. Mặc dùphần mềm có thể thực hiện tối ưu hóa địa phương simplificationand, không biết ý nghĩahoặc ý định mã số và không thể khai thác thay thế thiết kế hoặc thay đổi trong kiến trúccủa mạch.Chất lượng của một thiết kế và mô tả của nó là hai yếu tố độc lập. Chúng tôi có thể nhậnthiết kế ban đầu bằng một biểu đồ vẽ sơ đồ hoặc một chương trình VHDL văn bản. Tương tự, chúng tôicó thể nhận ra và tổng hợp các thiết kế thủ công bằng giấy và bút chì hoặc tự độngphần mềm tổng hợp. VHDL và tổng hợp các phần mềm không dẫn tự độngmột tốt hoặc tình trạng thiết kế. VHDL descriptionand tổng hợp phần mềm, Tuy nhiên, có thểThiết kế phần cứng RTL sử dụng VHDL: Codingfor EJJiciency, Portabilio, và khả năng mở rộng. Bởi PongP. ChuBản quyền @ 2006 JohnWiley & Sons, Inc163164 COMBINATIONALCIRCUIT THIẾT KẾ: THỰC HÀNHche chắn tẻ nhạt thực hiện chi tiết và rất đơn giản hóa quá trình thực hiện. Họcho phép chúng tôi để có thêm thời gian để khám phá và điều tra những ý tưởng thiết kế thay thế.Derivationof một hiệu quả, synthesizableVHDL mô tả yêu cầu hai nhiệm vụ chính:0 nghiên cứu để tìm một thiết kế hiệu quả.0 VHDL phát triển mã một cách chính xác mô tả việc thiết kế.Cho một vấn đề phát triển hệ thống kỹ thuật số, đó là hiếm khi là một giải pháp độc đáo duy nhất.Một số lượng lớn các mẫu thiết kế có thể tồn tại. Kết quả triển khai khác nhau về kích thước vàhiệu suất và chất lượng của họ có thể khác nhau đáng kể. Không cách nào đơn giản, cơ khíđể lấy được một thiết kế hiệu quả. Nó thường xuyên dựa trên kinh nghiệm của một nhà thiết kế, cái nhìn sâu sắc vàunderstandingof vấn đề.Sau khi chúng tôi tìm thấy một thiết kế, bước tiếp theo là để lấy được mã VHDL mô tả việc thiết kếmột cách chính xác. Mặc dù các mã văn bản VHDL chính xác không thể chỉ định cấu trúc cuối cùngtriển khai thực hiện, nó mô tả "bức tranh lớn" mà thiết lập bộ xương cơ bản của cácMạch. Đối với một thiết kế phức tạp, nó rất hữu ích để vẽ một phác thảo thô sơ để giúp đỡ trongxác định vị trí các thành phần chính và xác định con đường quan trọng.Ngoài ra để mô tả một cách trung thực các thiết kế dự định, mã VHDL tốt nênrõ ràng và nhỏ gọn và có thể

Kết quả (Việt) 2:

7.2 HÀNH CHIA SẺ
Khi một chương trình VHDL được tổng hợp, tất cả các cấu trúc ngôn ngữ statementsand của chương trình sẽ được ánh xạ tới phần cứng. Một cách để giảm kích thước tổng thể của tổng hợp
phần cứng là để xác định các resourcesthat có thể được sử dụng bởi các hoạt động khác nhau. Điều này được biết đến
như chia sẻ tài nguyên. Nguồn lực thực hiện sharingnormally giới thiệu một số phí và
có thể phạt hiệu suất, và do đó là giá trị chỉ cho lớn, cấu trúc phức tạp. Mặc dù kích thước chính xác phụ thuộc vào công nghệ mục tiêu cơ bản, dữ liệu từ Bảng 6.2
cung cấp một ước lượng tốt của các kích thước tương đối của các thành phần thường synthesizable.
Lý tưởng nhất, phần mềm tổng hợp cần xác định các cơ hội chia sẻ và thực hiện việc tối ưu hóa tự động. Thật không may, trong thực tế, khả năng phần mềm khác nhau và đôi khi được ratherlimitedin khía cạnh này. Chúng tôi có thể cần phải rõ ràng describethe chia sẻ mong muốn
trong mã VHDL. Phần này bàn về việc chia sẻ điều hành và các phần tiếp theo minh họa
chia sẻ chức năng.
Trong một số cấu trúc VHDL, hoạt động loại trừ lẫn nhau; tức là, chỉ có một hoạt động
đang hoạt động tại một thời điểm cụ thể. Những cấu trúc bao gồm các điều kiện nhiệm vụ tín hiệu
tuyên bố (hoặc tương đương nếu tuyên bố trong một quá trình) và các nhiệm vụ tín hiệu được lựa chọn
tuyên bố (hoặc các trường hợp tương đương statementin một quá trình). Nhớ lại rằng các biểu hiện cơ bản
của một lệnh gán tín hiệu có điều kiện là
tín hiệu tên <= giá trị expr-1 khi boolean-expr-1 khác
giá trị expr-2 khi boolean-expr-2 khác
giá trị -expr-3 khi boo lean- expr -3 e 1se
giá trị expr-n;
. . .OPERATOR SHARING 165
: Wr C
đầu vào
(a) sơ đồ gốc
một
r
khác
đầu vào
(b) Sơ đồ với việc chia sẻ
hình 7.1 Simpleoperator chia sẻ.
Các giá trị expressionsvalue-expr-1, giá trị expr-2, ..., giá trị expr- n lẫn nhau
độc quyền vì chỉ có một biểu hiện cần phải được đánh giá và thông qua vào đầu ra. Tương tự như vậy,
nhớ lại rằng cơ bản expressionof một nhiệm vụ tín hiệu chọn statementis
tín hiệu tên <= giá trị expr-1 khi lựa chọn-1,
giá trị expr-2 khi lựa chọn -:!,
Giá trị expr-3 khi lựa chọn-3,
Sau khi học tập phím implementationof synthesisprocess VHDLconstructsand reviewingthe trong Chapters4,5 và 6, chúng tôi đã sẵn sàng để nghiên cứu mô tả constructionand VHDL
mạch sophisticatedcombinational hơn. Ví dụ sẽ cho thấy làm thế nào để biến ý tưởng khái niệm thành phần cứng và illustrateresource chia sẻ và mạch định hình kỹ thuật
để giảm kích thước mạch và tăng hiệu suất. Chương này sau và thể hiện
chủ đề chính của cuốn sách: để nghiên cứu một thiết kế hiệu quả và lấy mã VHDL
cho phù hợp.
7.1 gốc của HIỆU QUẢ HDL TẢ
Althoughthe appearanceof VHDLcodeis rất khác nhau từ một schematicdiagram, VHDL
code chỉ là một cách khác để mô tả một mạch. Phần mềm tổng hợp thực hiện một loạt các
cải tiến và biến đổi một mô tả VHDL văn bản đến một netlist bào cấp. Mặc dù
phần mềm có thể thực hiện tối ưu hóa địa phương simplificationand, nó không biết ý nghĩa
hay mục đích của mã và không thể khai thác thiết kế thay thế hoặc thay đổi kiến trúc
của mạch.
Chất lượng của một thiết kế và mô tả của nó là hai yếu tố độc lập. Chúng tôi có thể thể hiện
các thiết kế ban đầu của một sơ đồ hoặc bởi một chương trình VHDL văn bản. Tương tự như vậy, chúng ta
có thể nhận ra và tổng hợp các thiết kế hoặc bằng tay bằng giấy và bút chì hoặc tự động
bằng phần mềm tổng hợp. Sử dụng VHDL và phần mềm tổng hợp không dẫn tự động
hoặc là một tốt hay một thiết kế xấu. VHDL phần mềm tổng hợp descriptionand, tuy nhiên, có thể
RTL Thiết kế phần cứng Sử dụng VHDL: Codingfor EJJiciency, Portabilio, và khả năng mở rộng. By PongP. Chu
Copyright @ 2006 JohnWiley & Sons, Inc.
163.164 COMBINATIONALCIRCUIT THIẾT KẾ: THỰC HÀNH
khiên chi tiết thực hiện tẻ nhạt và đơn giản hóa quá trình thực hiện. Họ
cho phép chúng tôi để có thêm thời gian để khám phá và điều tra những ý tưởng thiết kế thay thế.
Derivationof một hiệu quả, synthesizableVHDL mô tả yêu cầu hai nhiệm vụ chính:
. 0 nghiên cứu để tìm một thiết kế hiệu quả
0 Phát triển mã VHDL mô tả chính xác các thiết kế.
Đối với một vấn đề trong hệ thống kỹ thuật số phát triển, có hiếm khi là một giải pháp duy nhất duy nhất.
một số lượng lớn các mẫu thiết kế có thể tồn tại. Việc triển khai kết quả khác nhau về kích thước và
hiệu suất và chất lượng của họ có thể thay đổi đáng kể. Không có, cách cơ học đơn giản
để lấy được một thiết kế hiệu quả. Nó thường xuyên dựa trên một thiết kế kinh nghiệm, hiểu biết và
understandingof vấn đề.
Sau khi chúng tôi tìm thấy một thiết kế, bước tiếp theo là tìm ra mã VHDL mô tả các thiết kế
chính xác. Mặc dù mã VHDL văn bản không thể chính xác định các cấu trúc chính thức
thực hiện, nó mô tả "bức tranh lớn" mà thiết lập các bộ xương cơ bản của
mạch. Đối với một thiết kế phức tạp, nó rất hữu ích để vẽ một bản phác thảo sơ đồ thô để giúp đỡ trong
việc định vị các thành phần chính và xác định con đường quan trọng.
Ngoài trung mô tả thiết kế dự định, mã VHDL tốt nên
rõ ràng và gọn nhẹ, và có thể

Kết quả (Việt) 3:

7.2 điều hành chia sẻKhi một chương trình tổng hợp VHDL, chương trình báo cáo và các cấu trúc ngôn ngữ sẽ được ánh xạ vào phần cứng.Một cách để giảm kích thước tổng hợpLà nhận dạng tài nguyên phần cứng, có thể thông qua cách thức hoạt động khác nhau.Đây là knownVới tư cách là tài nguyên chia sẻ.Tiến hành giới thiệu và một số chi phí tài nguyên sharingnormallyCó thể trừng phạt Performance, và có giá trị lớn duy nhất, cấu trúc phức tạp.Mặc dù kích thước chính xác phụ thuộc vào các mục tiêu trong bảng dữ liệu kỹ thuật, 6.2Cung cấp tổng hợp của các thành phần thường có kích thước tương đối tốt dự đoán.Trường hợp lý tưởng, tổng hợp phần mềm ứng xác định cơ hội chia sẻ, và tối ưu hóa tự động thực hiện.Không may là, trên thực tế, khả năng của phần mềm khác, đôi khi là ratherlimitedin trong lĩnh vực này.Chúng ta có thể cần phải tỏ ra là loại đất cần thiết để chia sẻ mô tảỞ VHDL code.Phần này nói về hoạt động thương mại đã chia sẻ và ngày tiếp theo có nghĩa làChức năng chia sẻ.Trong cấu trúc chắc VHDL, chiến dịch này là độc quyền; tức là, chỉ cần một người hoạt độngTrong thời gian hoạt động cụ thể.Cấu trúc này bao gồm điều kiện tín hiệu phân phối(hay tuyên bố trong tiến trình tuyên bố tuyên bố tương đương của) và tín hiệu phân phối đã chọnTuyên bố (hay tương đương hợp báo cáo quá trình kế toán).Ký ức có biểu hiện cơ bảnCó điều kiện tín hiệu tuyên bố phân phối củaTín hiệu tên < = value-expr-1 khi boolean-expr-1 E L S EValue-expr-2 khi boolean-expr-2 E L S EGiá trị biểu thức chính quy 3 E 1se khi expr-3 BooleanValue-expr-n;.Nhân viên hoạt động chia sẻ 165.WR C:Nhập(một) bản đồ gốcMộtRKhácNhập(B) chia sẻ đồ.Đồ 7.1 simpleoperator chia sẻ.Giá trị expressionsvalue-expr-1, value-expr-2,..., value-expr-n lẫn nhau.Người duy nhất, bởi vì chỉ có một biểu thức cần tiến hành đánh giá, và chuyển cho đầu ra.Tương tự,Nhớ là, tín hiệu bày tỏ lựa chọn cơ bản bàn giaoTín hiệu tên < = value-expr-1 khi choice-1,Khi chọn value-expr-2 -:!,Khi choice-3 value-expr-3,Trong quá trình thực hiện khóa học vhdlconstructsand ở chapters4,5 Review 6, chúng tôi sẵn sàng học hỏi mô tả việc xây dựng của VHDLSophisticatedcombinational mạch hơn.Ví dụ sẽ thể hiện ý tưởng và khái niệm cho phần cứng sẽ như thế nào illustrateresource mạch phẫu thuật tạo hình và kỹ thuật chia sẻĐể giảm kích thước của mạch và tăng hiệu suất.Ben và chứng minh chương như sau:Cuốn sách chủ đề: một hiệu suất cao được thiết kế để nghiên cứu và derivation for VHDL codeVì vậy.7.1 hiệu quả cao density Lipoprotein mô tả derivation forAlthoughthe appearanceof VHDLcodeis rất khác nhau của sơ đồ, VHDLMã chỉ mô tả một cách mạch khác.Phần mềm tổng hợp đã tiến hành một loạtCải tiến và chuyển đổi văn bản cấp VHDL mô tả các tế bào lưới bảng.Mặc dùPhần mềm có thể được đơn giản hóa tối ưu hóa địa phương của Ý, nó không biết.Hay mục đích sử dụng mã, không thể thay thế hoặc thay đổi thiết kế kiến trúcMạch điện.Chất lượng và thiết kế của nó được mô tả là hai yếu tố độc lập.Chúng tôi có thể bày tỏThiết kế sơ bộ của sơ đồ hoặc văn bản trình VHDL.Như vậy, chúng ta.Có thể thực hiện và tổng hợp, cho dù đó là giấy và bút chì thiết kế thủ công hoặc tự động.Qua tổng hợp phần mềm.Dùng phần mềm tự động dẫn đến không VHDL và tổng hợpHoặc là một người tốt hay xấu thiết kế.VHDL mô tả phần mềm và tổng hợp, nhưng có thểSử dụng phần cứng: ở ejjiciency VHDL RTL thiết kế, Portabilio, và có thể mở rộng quan hệ tình dục.Qua pongp.SởCopyright @ 2006 johnwiley & Sons Inc.163164 tập kết hợp thiết kế:Lá chắn mặc thực hiện chi tiết, và đơn giản hóa. Quá trình thực hiện.HọĐể chúng ta có thêm thời gian để khám phá và thiết kế nghiên cứu alternative của suy nghĩ.Tạo ra hiệu quả, cần synthesizablevhdl mô tả hai nhiệm vụ lớn:0 nghiên cứu tìm ra một hiệu quả thiết kế.0 phát triển VHDL code, mô tả một cách chính xác. Thiết kế.Với con số trong hệ thống phát triển một vấn đề, hiếm có một giải pháp độc đáo.Rất nhiều thiết kế có thể tồn tại.Nhờ đó đạt được kích thước và tạo ra khác biệtHiệu suất và chất lượng của họ có thể sẽ có nhiều sự khác biệt.Không đơn giản, máy móc.Để có được một hiệu quả thiết kế.Nó thường phụ thuộc vào sự hiểu biết và kinh nghiệm của nhà thiết kế,Hiểu được vấn đề.Khi chúng tôi tìm thấy một bản thiết kế, bước tiếp theo là VHDL code xuất mô tả thiết kế.Chính xác.Mặc dù văn bản không chính xác là VHDL mã xác định cấu trúc cuối cùng.Thực hiện, nó mô tả "viễn cảnh", xây dựng cơ bản của bộ xương.Mạch điện.Đối với một thiết kế phức tạp, nó là hữu ích vẽ một ít các sơ đồ, để giúp đỡ.Các thành phần chủ chốt định vị và xác định đường dẫn quan trọng.Ngoại trừ trung thành với ý định mô tả thiết kế, được VHDL code nên làRõ ràng và chắc nịch, và có thể