32-bit RX CPU core Max. operating

32-bit RX CPU core
 Max. operating frequency: 100 MHz
Capable of 165 DMIPS in operation at 100 MHz
 Single precision 32-bit IEEE-754 floating point
 Accumulator handles 64-bit results (for a single
instruction) from 32- × 32-bit operations
 Multiplication and division unit handles 32- × 32-bit
operations (multiplication instructions take one CPU
clock cycle)
 Fast interrupt
 Divider (fastest instruction execution takes two CPU
clock cycles)
 Fast interrupt
 CISC Harvard architecture with 5-stage pipeline
 Variable-length instructions: Ultra-compact code
 Supports the memory protection unit (MPU)
 Background JTAG debugging plus high-speed tracing
■ Operating voltage
 Single 3.3- or 5-V supply; 5-V analog supply is possible
with 3.3-V products
■ Low-power design and architecture
 Four low-power modes
■ On-chip main flash memory, no wait states
 100-MHz operation, 10-ns read cycle
 No wait states for reading at full CPU speed
 64-Kbyte/128-Kbyte/256-Kbyte capacities
 For instructions and operands
 User code programmable via the SCI or JTAG
■ On-chip data flash memory
 Max. 32 Kbytes, reprogrammable up to 30,000 times
 Erasing and programming impose no load on the CPU.
■ On-chip SRAM, no wait states
 8-Kbyte/16-Kbyte SRAM
 For instructions and operands
■ DMA
 DTC: The single unit is capable of transfer on multiple
channels
■ Reset and supply management
 Power-on reset (POR)
 Low voltage detection (LVD) with voltage settings
■ Clock functions
 External crystal oscillator or internal PLL for operation at
8 to 12.5 MHz
 Internal 125-kHz LOCO for the IWDT
 Detection of main oscillator stoppage (for IEC 60730
compliance)
■ Independent watchdog timer
(for IEC60730compliance)
 125-kHz LOCO clock operation
 Software is incapable of stopping the robust WDT

Kết quả (Việt) 1:

32-bit RX CPU lõi
 Max. tần số hoạt động: 100 MHz
có khả năng của 165 DMIPS hoạt động ở 100 MHz
 32-bit duy nhất chính xác cao IEEE-754 nổi điểm
 Accumulator xử lý 64-bit kết quả (cho một đơn
giảng dạy) từ 32 - × 32-bit hoạt động
 nhân và bộ phận đơn vị xử lý 32 - × 32-bit
hoạt động (hướng dẫn nhân có một CPU
đồng hồ chu kỳ)
 nhanh chóng ngắt
 Chia (nhanh nhất hướng dẫn thực hiện mất hai CPU
đồng hồ chu kỳ)
 nhanh chóng ngắt
 CISC Harvard kiến trúc với pipeline 5 tầng
 thay đổi chiều dài hướng dẫn: Ultra-Compact mã
 hỗ trợ các đơn vị bảo vệ bộ nhớ (MPU)
 nền JTAG gỡ lỗi cộng với tốc độ cao truy tìm
■ điều hành áp
 duy nhất 3,3 - hoặc 5-V cung cấp; 5-V cung cấp tương tự có thể
với 3,3-V sản phẩm
■ thiết kế năng lượng thấp và kiến trúc
 bốn nguồn điện thấp chế độ
■ trên chip chính flash bộ nhớ, không có chờ đợi tiểu bang
 100 MHz hoạt động, các 10-ns đọc chu kỳ
 không chờ đợi kỳ để đọc đầy đủ CPU tốc độ
 64-Kbyte/128-Kbyte/256-Kbyte năng lực
 cho hướng dẫn và operands
 người sử dụng mã lập trình thông qua khoa học hoặc JTAG
■ trên chip dữ liệu bộ nhớ cực nhanh
 Max. 32 Kbytes, reprogrammable lên đến 30.000 lần
 Erasing và lập trình áp đặt không tải trên CPU.
■ trên chip SRAM, không có chờ đợi kỳ
 8-Kbyte/16-Kbyte SRAM
 cho hướng dẫn và operands
■ DMA
 DTC: đơn vị duy nhất có khả năng chuyển giao trên nhiều
kênh
■ thiết lập lại và cung cấp quản lý
 quyền lực vào đặt lại (POR)
 điện áp thấp phát hiện (LVD) với cài đặt điện áp
■ đồng hồ chức năng
 dao động tinh thể bên ngoài hoặc nội bộ PLL cho các hoạt động tại
8 đến 12,5 MHz
 nội bộ 125 kHz LOCO cho IWDT
 phát hiện chính dao động ngừng (cho IEC 60730
tuân thủ)
■ độc lập cơ quan giám sát bộ đếm thời gian
(for IEC60730compliance)
 125 kHz LOCO đồng hồ hoạt động
 phần mềm là không có khả năng ngăn chặn mạnh mẽ WDT

Kết quả (Việt) 2:

32-bit RX CPU lõi
 Max. tần số hoạt động: 100 MHz
Có khả năng 165 DMIPS hoạt động ở 100 MHz
 Độc độ chính xác 32-bit IEEE-754 nổi điểm
 ác kết quả xử lý 64-bit (cho một đơn
hướng dẫn) từ 32 × hoạt động 32-bit
 nhân và chia đơn vị xử lý 32 × 32-bit
hoạt động (hướng dẫn nhân mất một CPU
chu kỳ đồng hồ)
 ngắt nhanh
 phân (hướng dẫn thực hiện nhanh nhất có hai CPU
chu kỳ đồng hồ)
 ngắt nhanh
 kiến trúc với 5 giai đoạn đường ống dẫn CISC Harvard
 hướng dẫn độ dài thay đổi : Mã Siêu gọn
 Hỗ trợ các đơn vị bảo vệ bộ nhớ (MPU)
 Bối cảnh JTAG gỡ lỗi cộng với tốc độ cao truy tìm
■ Điện áp làm việc
 Độc 3.3 hoặc 5-V cung cấp; 5-V cung cấp tương tự có thể
với các sản phẩm 3,3-V
■ thiết kế công suất thấp và kiến trúc
 Bốn chế độ năng lượng thấp
■ bộ nhớ flash chính On-chip, không có trạng thái chờ đợi
 hoạt động 100 MHz, 10-ns đọc chu kỳ
 Không chờ đợi tiểu bang để đọc ở tốc độ CPU đầy đủ
năng lực  64-Kbyte / 128-Kbyte / 256-Kbyte
 Để được hướng dẫn và toán hạng
 đang tài lập trình thông qua SCI hoặc JTAG
■ On-chip bộ nhớ flash dữ liệu
 Max. 32 Kbytes, lập trình lại lên đến 30.000 lần
 Tẩy xoá và lập trình áp không tải trên CPU.
■ On-chip SRAM, không có trạng thái chờ đợi
 8-Kbyte / 16 Kbyte SRAM
 Để được hướng dẫn và toán hạng
■ DMA
 DTC: Các đơn vị duy nhất có khả năng truyền tải trên nhiều
kênh
■ Thiết lập lại và quản lý cung cấp
 Power-on reset (POR)
 phát hiện điện áp thấp (LVD) với các thiết lập điện áp
■ chức năng đồng hồ
 Dao động tinh thể bên ngoài hay nội bộ PLL cho hoạt động tại
8-12,5 MHz
 nội bộ 125 -kHz Loco cho IWDT
 Phát hiện chính ngừng dao động (cho IEC 60.730
tuân thủ)
■ hẹn giờ cơ quan giám sát độc lập
(cho IEC60730compliance)
 125 kHz đồng hồ Loco hoạt động
 Phần mềm không có khả năng ngăn chặn các WDT mạnh mẽ