Differences between i386 and i486[e

Differences between i386 and i486[edit]
An 8 kB on-chip (level 1) SRAM cache stores the most recently used instructions and data (16 kB and/or write-back on some later models). The 386 had no such internal cache but supported a slower off-chip cache (which was not a level 2 cache because there was no internal level 1 cache on the 80386).
Tightly coupled pipelining completes a simple instruction like ALU reg,reg or ALU reg,im every clock cycle (after a latency of several cycles). The 386 needed two clock cycles to do this.
Integrated FPU (disabled or absent in SX models) with a dedicated local bus; together with faster algorithms on more extensive hardware than in the i387, this performs floating point calculations faster compared to the i386+i387 combination.
Improved MMU performance.
Just as in the 80386, a simple flat 4 GB memory model could be implemented by setting all "segment selector" registers to a neutral value in protected mode, or setting (the same) "segment registers" to zero in real mode, and using only the 32-bit "offset registers" (x86-terminology for general CPU registers used as address registers) as a linear 32-bit virtual address bypassing the segmentation logic. Virtual addresses were then normally mapped onto physical addresses by the paging system except when it was disabled. (Real mode had no virtual addresses.) Just as with the 80386, circumventing memory segmentation could substantially improve performance in some operating systems and applications.

On a typical PC motherboard, either four matched 30-pin (8-bit) SIMMs or one 72-pin (32-bit) SIMM per bank were required to fit the 486's 32-bit data bus. The address bus used 30-bits (A31..A2) complemented by four byte-select pins (instead of A0,A1) to allow for any 8/16/32-bit selection. This meant that the limit of directly addressable physical memory was 4 gigabytes as well,(230 32-bit words = 232 8-bit words).

Kết quả (Việt) 2:

Sự khác biệt giữa i386 và i486 [sửa]
An 8 kB on-chip (cấp 1) SRAM cửa hàng bộ nhớ cache lệnh và dữ liệu gần đây nhất được sử dụng (16 KB và / hoặc viết lại trên một số mô hình sau). 386 không có bộ nhớ cache nội bộ như thế nhưng được hỗ trợ một bộ nhớ cache chậm hơn off-chip (mà không phải là một bộ nhớ cache cấp 2 vì không có nội cấp 1 bộ nhớ cache trên 80386).
Pipelining chặt chẽ cùng hoàn thành một hướng dẫn đơn giản như ALU reg, reg hoặc ALU reg, im mỗi chu kỳ đồng hồ (sau một thời gian trễ của một số chu kỳ). 386 cần hai chu kỳ đồng hồ để làm điều này.
Tích hợp FPU (tắt hoặc vắng mặt trong các mô hình SX) với một xe buýt địa phương chuyên dụng; cùng với các thuật toán nhanh hơn trên phần cứng mở rộng hơn so với i387, điều này thực hiện các phép tính dấu chấm động nhanh hơn so với i386 + kết hợp i387.
Cải thiện hiệu suất MMU.
Cũng như trong 80386, một căn hộ 4 GB bộ nhớ mô hình đơn giản có thể được thực hiện bằng cách thiết lập tất cả "phân khúc chọn" đăng ký vào một giá trị trung lập trong chế độ bảo vệ, hoặc cài đặt (giống nhau) "phân khúc ghi" bằng không trong chế độ thực, và chỉ sử dụng 32-bit "bù đắp đăng ký" (x86-ngữ cho thanh ghi CPU chung được sử dụng như ghi địa chỉ) là một địa chỉ ảo 32-bit tuyến tính bỏ qua logic phân khúc. Địa chỉ ảo được sau đó thường được ánh xạ vào địa chỉ vật lý của hệ thống phân trang trừ khi nó đã được vô hiệu hóa. (Chế độ Real đã không có địa chỉ ảo.) Cũng như với 80386, phá vỡ phân bộ nhớ có thể cải thiện đáng kể hiệu suất trong một số hệ điều hành và các ứng dụng. Trên bo mạch chủ máy tính tiêu biểu, hoặc bốn lần xuất hiện 30-pin (8-bit) SIMM hoặc một trong 72 -pin (32-bit) SIMM mỗi ngân hàng được yêu cầu để phù hợp với 32-bit bus dữ liệu của 486. Các bus địa chỉ sử dụng 30-bit (A31..A2) bổ sung bằng bốn chân byte chọn (thay vì A0, A1) để cho phép bất kỳ lựa chọn 8/16/32-bit. Điều này có nghĩa rằng các giới hạn của bộ nhớ vật lý địa chỉ trực tiếp là 4 GB là tốt, (230 từ 32-bit = 232 từ 8-bit).