(shared variables)int: x, y;Process

(shared variables)
int: x, y;
Process 1 Process 2



(1a) x ←− 4; (2a) y ←− 6;
(1b) if y = 0 then kill(P2). (2b) if x = 0 then kill(P1).

Algorithm 12.4 A counter-intuitive behavior of a PRAM-consistent program. The initial values of variables are zero.

Implementations
PRAM consistency can be implemented using FIFO broadcast. The implementation details are left as Exercise 12.6.

12.2.5 Slow memory
The next weaker consistency model is that of slow memory [14]. This model represents a location-relative weakening of the PRAM model. In this model,only all Write operations issued by the same processor and to the same memory location must be observed in the same order by all the processors.

Examples The examples in Figure 12.7 illustrate slow memory consistency:

• Figure 12.7(a) The updates to each of the variables are seen pipelined separately in a FIFO fashion. The “x” pipeline from P1 to P2 is slower than the “y” pipeline from P1 to P2. Thus, the overtaking effect is allowed. However,PRAM consistency is violated because the FIFO property is violated over the single common “pipeline” from P1 to P2 – the update to y is seen by P2 but the much older value of x = 0 is seen by P2 later.
• Figure 12.7(b) Slow memory consistency is violated because the FIFO property is violated for the pipeline for variable x. “x = 7” is seen by P2 before it sees “x = 0” and “x = 2” although 7 was written to x after the values of 0 and 2.

Kết quả (Việt) 1:

(chia sẻ biến)INT: x, y;Quá trình quy trình 1 2 (1a) x ←− 4; (2a) y ←− 6;(1b) nếu y = 0 sau đó kill(P2). (2b) nếu x = 0 sau đó kill(P1).Thuật toán 12.4 A counter-intuitive hành vi của một chương trình PRAM phù hợp. Các giá trị ban đầu của biến là zero.Triển khaiPRAM nhất quán có thể được thực hiện bằng cách sử dụng FIFO phát sóng. Các chi tiết thực hiện được trái như tập thể dục 12.6.12.2.5 bộ nhớ chậmMô hình thống nhất yếu tiếp theo là chậm bộ nhớ [14]. Mô hình này đại diện cho một sự suy yếu vị trí tương đối của các mô hình xe đẩy. Trong mô hình này, chỉ tất cả viết hoạt động do bộ vi xử lý cùng một và để cùng một vị trí bộ nhớ phải được quan sát theo thứ tự của tất cả các bộ vi xử lý.Ví dụ các ví dụ trong hình 12.7 minh họa bộ nhớ chậm nhất quán:• Hình 12.7(a) các bản Cập Nhật cho mỗi của các biến được nhìn thấy pipelined một cách riêng biệt trong một thời trang FIFO. Các đường ống "x" từ P1 cho P2 là chậm hơn so với các đường ống "y" từ P1 cho P2. Do đó, có hiệu lực vượt được cho phép. Tuy nhiên, nhất quán PRAM là vi phạm vì bất động sản FIFO vi phạm trên phổ biến duy nhất "ống" từ P1 cho P2-Cập Nhật cho y được xem bởi P2 nhưng hơn nhiều giá trị của x = 0 được xem bởi P2 sau đó.• Hình 12.7(b) bộ nhớ chậm nhất quán là vi phạm vì bất động sản FIFO vi phạm cho các đường ống dẫn cho biến x. "x = 7" được xem bởi P2 trước khi nó thấy "x = 0" và "x = 2" mặc dù 7 được viết để x sau khi các giá trị 0 và 2.