terminals are called drain, source,

terminals are called drain, source, and gate. Their characteristic curves can be plotted with a nested DC sweep analysis. Let us consider the circuit of Fig. 5.25, VDD is Source 1 and VGG is source 2 in the DC sweep. From the main menu select Simulate—>Analyses—>DC Sweep we obtain the dialog window of Fig. 5.26. We enter the data as shown there for the sources.
We now select the Output tab to get the window of Fig. 5.27. The output variable we wish to plot is the drain current ID which is not available in the output variables to plot. Instead, it is available the current through VDD as l(vdd).The desired current is given by ID = -l(vdd).Thus, we have to plot this current. To do this we click on the Add Expression button to obtain the window of Fig. 5.28. There we can form the desired output variable in the Expression space. We write (here -l(vdd), press the OK button and then when we return to the previous window we click on the Simulate button to obtain the curves shown in Fig. 5.29. These are the characteristic curves for a JFET. Note that the slope of the curves is less than that obtained for the BJT in Fig. 5.16.

Kết quả (Việt) 1:

thiết bị đầu cuối được gọi là cống, nguồn, và cổng. Của đường cong đặc trưng có thể được âm mưu với một phân tích quét DC lồng nhau. Hãy để chúng tôi xem xét các mạch hình 5,25, VDD là nguồn 1 và VGG là nguồn 2 ở các góc DC. Từ trình đơn chính chọn Simulate — > phân tích — > DC quét chúng tôi có được cửa sổ hộp thoại hình 5,26. Chúng tôi nhập dữ liệu như được hiển thị có cho các nguồn.Chúng tôi bây giờ chọn tab đầu ra để có được cửa sổ hình 5.27. Biến ra chúng tôi muốn âm mưu là cống hiện tại ID mà không có sẵn trong biến đầu ra lô. Thay vào đó, nó có sẵn dòng VDD như l(vdd). Hiện tại bạn muốn được đưa ra bởi ID = - l(vdd). Vì vậy, chúng ta phải nội dung này hiện tại. Để làm điều này, chúng tôi nhấn vào nút biểu hiện thêm để có được cửa sổ hình 5,28. Có, chúng tôi có thể tạo thành các biến đầu ra mong muốn trong không gian biểu hiện. Chúng tôi viết (ở đây - l(vdd), nhấn nút OK và sau đó khi chúng tôi quay trở lại cửa sổ trước đó chúng tôi nhấn vào nút Simulate để có được các đường cong Hiển thị trong hình 5,29. Đây là các đường cong đặc trưng cho một JFET. Lưu ý rằng độ dốc của các đường cong là ít hơn thu được cho BJT trong hình 5,16.

Kết quả (Việt) 2:

thiết bị đầu cuối được gọi là cống, nguồn và cổng. Đường cong đặc trưng của họ có thể được vẽ với một lồng nhau phân tích quét DC. Chúng ta hãy xem xét các mạch của hình. 5,25, VDD là Source 1 và VGG là nguồn 2 trong sweep DC. Từ menu chính chọn Simulate-> Analyses-> DC Sweep chúng ta có được cửa sổ hộp thoại của hình. 5.26. Chúng tôi nhập các dữ liệu như hình có các nguồn vốn.
Bây giờ chúng ta chọn tab Output để có được các cửa sổ của hình. 5.27. Các biến đầu ra chúng tôi muốn âm mưu là cống ID hiện tại mà không có sẵn trong các biến đầu ra âm mưu. Thay vào đó, nó có sẵn hiện nay thông qua VDD như l (VDD) .Công mong muốn hiện nay được cho bởi ID = -l (VDD) .Thus, chúng tôi có âm mưu hiện nay. Để làm điều này chúng ta click vào nút Add Biểu hiện để có được các cửa sổ của hình. 5.28. Ở đó chúng ta có thể hình thành các biến đầu ra mong muốn trong không gian biểu. Chúng tôi viết (ở đây -l (VDD), bấm nút OK và sau đó khi chúng tôi trở lại cửa sổ trước đó chúng ta click vào nút Simulate để có được những đường cong hình. 5.29. Đây là những đường cong đặc trưng cho một JFET. Lưu ý rằng độ dốc của đường cong là ít hơn so với thu được cho các BJT trong hình. 5.16.