Figure 21.10 is a general block dia

Figure 21.10 is a general block diagram of the Itanium organization. The Ita- nium includes nine execution units: two integer, two floating-point, four memory, and three branch execution units. Instructions are fetched through an L1 instruction cache and fed into a buffer that holds up to eight bundles of instructions. When de- ciding on functional units for instruction dispersal, the processor views at most two instruction bundles at a time. The processor can issue a maximum of six instructions per clock cycle.
The organization is in some ways simpler than a conventional contemporary superscalar organization. The Itanium does not use reservation stations, reorder buffers, and memory ordering buffers, all replaced by simpler hardware for specula- tion. The register remapping hardware is simpler than the register aliasing typical of superscalar machines. Register dependency-detection logic is absent, replaced by explicit parallelism directives precomputed by the software.

Kết quả (Việt) 2:

Hình 21.10 là một sơ đồ khối chung của các tổ chức Itanium. Các nium Ita- bao gồm chín đơn vị thực hiện: hai số nguyên, hai dấu chấm động, bốn bộ nhớ, và ba đơn vị thực hiện chi nhánh. Các hướng dẫn được lấy thông qua một bộ nhớ cache lệnh L1 và đưa vào một bộ đệm chứa lên đến tám bó hướng dẫn. Khi de- ciding trên đơn vị chức năng để được hướng dẫn phân tán, các quan điểm xử lý nhiều nhất là hai bó lệnh cùng một lúc. Các bộ vi xử lý có thể phát hành tối đa sáu câu lệnh trên mỗi chu kỳ đồng hồ.
Các tổ chức này là một số cách đơn giản hơn là một tổ chức superscalar đương đại thông thường. Các Itanium không sử dụng các trạm đặt phòng, sắp xếp lại bộ đệm, và bộ nhớ đệm đặt hàng, tất cả thay thế bởi phần cứng đơn giản cho tion đầu cơ. Các Remapping phần cứng đăng ký là đơn giản hơn so với răng cưa đăng ký điển hình của máy superscalar. Đăng ký phụ thuộc phát hiện logic là vắng mặt, thay thế bằng chỉ thị song song rõ ràng precomputed bởi phần mềm.