where fis the processor clock frequ

where fis the processor clock frequency, in MHz, and IPC(instructions per cycle)
is the average number of instructions executed per cycle. Accordingly, designers
have pursued the goal of increased performance on two fronts: increasing clock frequency and increasing the number of instructions executed or, more properly, the
number of instructions that complete during a processor cycle. As we have seen in
earlier chapters, designers have increased IPC by using an instruction pipeline and
then by using multiple parallel instruction pipelines in a superscalar architecture.
With pipelined and multiple-pipeline designs, the principal problem is to maximize
the utilization of each pipeline stage. To improve throughput, designers have created ever more complex mechanisms, such as executing some instructions in a different order from the way they occur in the instruction stream and beginning execution of instructions that may never be needed. But as was discussed in Section 2.2,
this approach may be reaching a limit due to complexity and power consumption
concerns.

Kết quả (Việt) 1:

nơi fis bộ vi xử lý đồng hồ tần số, MHz, và IPC (hướng dẫn cho mỗi chu kỳ) là số trung bình của hướng dẫn thực hiện cho mỗi chu kỳ. Theo đó, nhà thiết kế đã theo đuổi mục tiêu tăng hiệu suất trên hai mặt trận: tăng tần số đồng hồ và tăng số lượng hướng dẫn thực hiện hoặc hơn đúng cách, các số lượng hướng dẫn hoàn thành trong một chu kỳ bộ xử lý. Như chúng ta đã thấy trong chương trước đó, nhà thiết kế đã tăng IPC bằng cách sử dụng một đường ống dẫn và sau đó bằng cách sử dụng nhiều song song hướng dẫn đường ống dẫn một kiến trúc superscalar. Với thiết kế pipelined và nhiều đường ống, vấn đề chính là để tối đa hóa việc sử dụng của từng giai đoạn đường ống. Để cải thiện thông qua, nhà thiết kế đã tạo ra cơ chế phức tạp hơn bao giờ hết, chẳng hạn như thực hiện một số hướng dẫn theo một thứ tự khác nhau từ cách chúng xảy ra trong dòng hướng dẫn và bắt đầu thực hiện các hướng dẫn mà không bao giờ có thể cần thiết. Tuy nhiên, như đã được thảo luận trong phần 2.2, cách tiếp cận này có thể đạt đến một giới hạn do phức tạp và tiêu thụ điện năng mối quan tâm.

Kết quả (Việt) 2:

nơi FIS bộ xử lý tần số đồng hồ, trong MHz, và IPC (hướng dẫn trên mỗi chu kỳ)
là số trung bình của các hướng dẫn thực hiện một chu kỳ. Theo đó, các nhà thiết kế
đã theo đuổi mục tiêu tăng hiệu suất trên hai mặt trận: tăng tần số đồng hồ và tăng số lượng các hướng dẫn thực hiện hoặc, đúng hơn,
số lượng hướng dẫn hoàn chỉnh trong một chu kỳ xử lý. Như chúng ta đã thấy trong
chương trước, nhà thiết kế đã tăng IPC bằng cách sử dụng một đường ống dẫn hướng dẫn và
sau đó bằng cách sử dụng nhiều đường ống dẫn song song trong một kiến trúc superscalar.
Với thiết kế pipelined và nhiều đường ống, vấn đề chính là tối đa hóa
việc sử dụng từng giai đoạn đường ống . Để cải thiện thông, nhà thiết kế đã tạo ra hơn bao giờ hết cơ chế phức tạp, chẳng hạn như thực hiện một số hướng dẫn theo một thứ tự khác với cách chúng xuất hiện trong dòng hướng dẫn và bắt đầu thực hiện các hướng dẫn có thể không bao giờ cần thiết. Tuy nhiên, như đã được thảo luận trong Phần 2.2,
cách tiếp cận này có thể đạt đến một giới hạn do tính phức tạp và tiêu thụ điện năng
quan tâm.