Figure 37(a) and (b) represent the

Figure 37(a) and (b) represent the power traces for the RSA hardware implemented with the
same Verilog-HDL code on the ASIC (In this section, we refer to the cryptographic LSI as ASIC.) of the SASEBO-R and on the FPGA of the SASEBO-G, respectively. Both used random numbers as
inputs. The power trace for the FPGA is about 5 times larger in amplitude than for the ASIC. A
significant difference in shape between their power traces can also be seen. Thus, even though they have the similar circuit structures, the power traces significantly differ from each other depending on the implementation conditions and the device. It is difficult to distinguish between square operations and multiply operations on the power traces in Figure 37 (a) and (b). However, applying a low pass filter (cut-off frequency of 80 MHz) to the oscilloscope input to eliminate noise made a clear difference for the FPGA as shown in Figure 38

Kết quả (Việt) 1:

Hình 37(a) và (b) đại diện cho dấu vết điện cho phần cứng RSA thực hiện với cáccùng Verilog HDL mã trên ASIC (trong phần này, chúng tôi tham khảo LSI cryptographic như ASIC.) của SASEBO-R và trên FPGA SASEBO-G, tương ứng. Cả hai đều sử dụng số ngẫu nhiên nhưyếu tố đầu vào. Dấu vết điện cho FPGA là khoảng 5 lần lớn hơn trong biên độ hơn cho ASIC. Akhác biệt đáng kể trong hình dạng giữa các dấu vết quyền lực của họ cũng có thể được nhìn thấy. Vì vậy, mặc dù họ có cấu trúc mạch tương tự, các dấu vết điện đáng kể khác nhau tùy thuộc vào điều kiện thực hiện và thiết bị. Nó rất khó để phân biệt giữa hoạt động vuông và nhân hoạt động trên sức mạnh các dấu vết ở con số 37 (a) và (b). Tuy nhiên, việc áp dụng một bộ lọc thông thấp (cắt tần số 80 MHz) để đầu máy hiện sóng để loại bỏ tiếng ồn được thực hiện một sự khác biệt rõ ràng cho FPGA như minh hoạ trong hình 38

Kết quả (Việt) 2:

Hình 37 (a) và (b) đại diện cho các dấu vết điện cho các phần cứng RSA thực hiện với
cùng một mã Verilog-HDL trên ASIC (Trong phần này, chúng tôi đề cập đến LSI mật mã như ASIC.) Của Sasebo-R và trên FPGA của Sasebo-G, tương ứng. Cả hai sử dụng số ngẫu nhiên như
đầu vào. Các dấu vết điện cho FPGA là khoảng 5 lần lớn trong biên độ hơn cho các ASIC. Một
sự khác biệt đáng kể trong hình dạng giữa các dấu vết quyền lực của họ cũng có thể được nhìn thấy. Vì vậy, mặc dù chúng có cùng cấu trúc mạch tương tự, các dấu vết điện khác nhau đáng kể với nhau tùy thuộc vào các điều kiện thực hiện và các thiết bị. Rất khó để phân biệt giữa các hoạt động vuông và nhân hoạt động trên các dấu vết điện trong hình 37 (a) và (b). Tuy vậy,

Kết quả (Việt) 3:

Đồ 37 (một) và (B) có nghĩa là với thực hiện thuật toán RSA phần cứng của đường dây điệnCùng một mã HDL VerilogLanguage ở ASIC (ở trong phần này, chúng ta chỉ là kỹ thuật mã hóa là ASIC.) sasebo-r với sasebo-g FPGAs can, respectively.Đều sử dụng số ngẫu nhiên nhưNhập vào.Với biên độ lớn hơn của FPGAs can đường dây điện là ASIC khoảng 5 lần.MộtQuyền lực của họ có dấu hiệu của sự khác biệt giữa notable, cũng có thể thấy được.Vì vậy, cho dù họ có cấu trúc mạch tương tự, dấu vết điện tỏ ra khác nhau tùy thuộc vào điều kiện thực hiện, và thiết bị.Trong số 37 (một) và (B) trên điện trên rất khó phân biệt với phép nhân. Hoạt động vuông.Tuy nhiên, vận một bộ lọc thông thấp (80 MHz của tần số cắt) đến dao động nhập loại bỏ tiếng ồn cho FPGAs can như đồ 38 đã Sê - là một sự khác biệt rõ ràng.