.1.4, DDU control kiểm soát FPGA The DDU là kiểm soát và readout bốn bên ngoài FIFos, cũng như truyền tải dữ liệu và trạng thái. báo cáo, lỗi kiểm tra và ghi âm, cho dữ liệu đến sau L1A, kiểm soát DDU FPGA chờ đợi sự kiện này. Các 36 FIFos bên ngoài và sau đó bắt đầu quá trình tạo ra một và bit rộng FIFo dữ liệu được đọc dữ liệu gấp đôi tỷ lệ, csc dữ liệu, từ cấu trúc trong FPGA. những bit, 64 là khác tám chứa tình trạng và kiểm soát tín hiệu lẫn FlFo FPGA bước đầu kiểm tra từ tín hiệu, để xác minh đồng bộ truy cập L1A, đầu tiên, kiểm tra lỗi dữ liệu và cscs đó có dữ liệu Flagged trong sáng được đăng ký và thông tin sự kiện từ FlFos mà không có dữ liệu csc là đăng nhập và loại bỏ sự kiện đầy đủ xử lý dữ liệu sau cho những người FlFos có chứa dữ liệu CSC : dữ liệu được liên tục đọc từ FIFO bên ngoài cho đến khi ranh giới cuối cùng được phát hiện. Tại thời điểm này, FPGA kiểm soát sẽ kiểm tra kết thúc từ ranh giới cho báo bổ sung lỗi tín hiệu từ FPGA đầu vào, sau đó chuyển sang tiếp theo FlFo có chứa dữ liệu sự kiện và tiếp tục xử lý. Trước khi truyền dữ liệu sự kiện, kiểm soát FPGA tạo tiêu đề từ để mô tả các bản ghi sự kiện từ trailer được tạo ra ở phần cuối của các bản ghi sự kiện chứa xử lý và tóm tắt tình trạng. DDU sẽ gửi ít các tiêu đề và trailer từ cho mỗi L1A, ngay cả khi không có dữ liệu csc để đọc. Trong quá trình xử lý sự kiện, FPGA kiểm soát thực hiện kiểm tra tính nhất quán hơn 70 trên mỗi sự kiện. Nếu có một lỗi duy nhất xuất hiện, chẳng hạn như một sai sót CRC, sau đó sự kiện này được đánh dấu như là "xấu" trong DDU trailer và xử lý dữ liệu bình thường tiếp tục unin-terrupted. Bất kỳ lỗi nào được phát hiện có được ghi lại trong VMEđăng ký có thể truy cập và được bao gồm trong một từ trạng thái được truyền tại các sự kiện mỗi. Khi một lỗi nghiêm trọng là kết thúc có thể yêu cầu một máy dò CMS thiết lập lại trực tiếp từ DDU hệ thống CMS TTS, hoặc bằng cách sử dụng một gián đoạn VME để thông báo cho bộ điều khiển thùng, và sau đó bộ điều khiển có thể bắt đầu yêu cầu thiết lập lại máy dò CMS. Kiểm soát FPGA truyền dữ liệu đến DCC qua hai cặp dành riêng cho các kết nối nối tiếp tốc độ cao trên FED thùng tùy chỉnh backplane. Ngoài ra, các dữ liệu được cũng gửi cho một FIFO bên ngoài truyền cuối cùng đến DAQfarm địa phương của CSC. Dữ liệu được lưu trữ trong đó FIFO cho đến khi có đủ để xây dựng một Gigabit Ethernet(GbE) dữ liệu gói. Tại thời điểm đó các dữ liệu trong FIFo được đọc trở lại vào FPGA, nơi mà cấu trúc gói GbE được tạo ra và các dữ liệu được đăng trên bởi một mô-đun MGT truyền cho trang trại DAQ địa phương của CSC. Một đăng ký trước quy mô GbE trên DDU là có sẵn để chỉ định phần nhỏ của sự kiện (1/1 tới 1/8192) được chuyển đến trang trại DAQ địa phương của CSC. Ngoài ra, bảo vệ tràn FIFO sẽ tự động hạn chế tốc độ dữ liệu đến trang trại DAQ địa phương. DDU kiểm soát FPGA theo dõi tình trạng của 4 cặp FIFO bên ngoài. Khi bất kỳ người trong số họ là ba phần tư đầy đủ, DDU trong vấn đề một tín hiệu cảnh báo để TTS CMS, mà yêu cầu một L1A tỷ lệ giảm cho đến khi đó FIFO là gần như trống rỗng. Tuy nhiên, nếu một FIFO có không gian còn lại để chỉ có một sự kiện duy nhất lớn, DDU trong vấn đề một tín hiệu bận rộn để CMS TTS, mà yêu cầu một dừng chân của các L1As và DAQMBs các tín hiệu để ngăn chặn việc gửi dữ liệu. Sau khi thiết lập, tín hiệu bận rộn vẫn v.v. cho đến khi FIFO là Biểu tượng cảm xúc trái tim tư toàn bộ.
đang được dịch, vui lòng đợi..