This VHDL netlist is a verification

This VHDL netlist is a verification model and uses simulation
-- primitives which may not represent the true implementation of the
-- device, however the netlist is functionally correct and should not
-- be modified. This file cannot be synthesized and should only be used
-- with supported simulation tools.

Kết quả (Việt) 1:

VHDL netlist này là một mô hình xác nhận và sử dụng mô phỏng --nguyên thủy mà có thể không đại diện cho việc thực hiện đúng các --thiết bị, Tuy nhiên netlist chức năng chính xác và không nên -được thay đổi. Tệp này không thể được tổng hợp và chỉ nên được sử dụng --với hỗ trợ công cụ mô phỏng.

Kết quả (Việt) 2:

Netlist VHDL Đây là một mô hình xác minh và sử dụng mô phỏng
- nguyên thủy mà có thể không đại diện cho việc thực hiện thực sự của
- thiết bị, tuy nhiên các netlist là chức năng chính xác và không nên
- được sửa đổi. Tập tin này không thể được tổng hợp và chỉ nên được sử dụng
- với các công cụ mô phỏng hỗ trợ.