là phần nhỏ của bộ nhớ truy cập được để được hướng dẫn, và fd là phần
của đường bẩn trong bộ nhớ cache dữ liệu giữa các dòng thay thế. Giả sử một chính sách ghi lại
và xác định thời gian truy cập bộ nhớ hiệu quả về các thông số chỉ
được xác định.
b. Bây giờ giả sử một SMP bus trong đó mỗi bộ xử lý có những đặc điểm của
phần (a). Mỗi bộ vi xử lý phải xử lý bộ nhớ cache huỷ bỏ hiệu lực, thêm vào bộ nhớ
đọc và viết. Điều này ảnh hưởng đến thời gian truy cập bộ nhớ hiệu quả. Hãy FINV là phần
tài liệu tham khảo dữ liệu gây ra tín hiệu chấm dứt hiệu lực được gửi đến bộ nhớ cache dữ liệu khác.
Các bộ xử lý gửi tín hiệu yêu cầu t chu kỳ đồng hồ để hoàn tất việc chấm dứt hiệu lực
hoạt động. Bộ vi xử lý khác không tham gia vào các hoạt động chấm dứt hiệu lực.
Xác định thời gian truy cập bộ nhớ hiệu quả.
17.9 gì thay thế tổ chức được đề xuất bởi mỗi hình minh họa trong
Hình 17,23?
17.10 Trong hình 17.7, một số các biểu đồ hiển thị hàng ngang được điền một phần. Trong
trường hợp khác, có những hàng đó là hoàn toàn trống. Những đại diện cho hai khác nhau
các loại mất hiệu quả. Giải thích.
17.11 Xem xét các mô tả đường ống dẫn trong hình 14.13b, được vẽ lại trong hình 17.24a,
với các giai đoạn lấy và giải mã bỏ qua, để đại diện cho việc thực hiện các chủ đề A.
Hình 17.24b minh họa việc thực hiện một chủ đề riêng biệt B. Trong cả hai trường hợp, đơn giản
pipelined xử lý được sử dụng.
a. Hiển thị một sơ đồ hướng dẫn vấn đề, giống như hình 17.7a, cho mỗi của hai
chủ đề.
b. Giả sử rằng hai chủ đề sẽ được thực hiện song song trên một đa chip,
với mỗi người trong hai bộ xử lý trên chip sử dụng một đường ống dẫn đơn giản. Hiển thị một
sơ đồ hướng dẫn vấn đề tương tự như Hình 17.7k. Cũng cho thấy một thực hiện đường ống
sơ đồ theo phong cách của hình 17,24.
c. Giả sử một kiến trúc superscalar hai vấn đề. Lặp lại một phần (b) cho một xen kẽ
thực hiện đa luồng superscalar, giả sử không phụ thuộc dữ liệu.
Lưu ý: Không có câu trả lời duy nhất; bạn cần đưa ra giả định về độ trễ
và ưu tiên.
d. Lặp lại một phần (c) cho một bị chặn thực hiện đa luồng superscalar.
e. Lặp lại cho một kiến trúc SMT bốn vấn đề.
17.12 Các đoạn mã sau đây cần được thực hiện 64 lần cho việc đánh giá các
biểu hiện vector số học: D (I) = A (I) + B (I) * C (I) 0 ... Tôi ... 63.
Tải R1, B (I)> R1 d Memory (a + I)>
tải R2, C (I)> R2 d Memory (b + I)>
(a) (b) (c) (d )
đang được dịch, vui lòng đợi..