II. REPLICA CELL BIASING SCHEMEAs a

II. REPLICA CELL BIASING SCHEME
As already mentioned, the power gating scheme can be implemented
for the peripheral circuits of SRAMs to reduce the
leakage in the standby state, but this scheme cannot be implemented
in the SRAM cell arrays, because memory cell data
must be kept in the standby state. For mobile applications, a
low leakage standby mode, a sleep mode, where the leakage is
reduced without losing memory cell data, has been introduced.
In order to reduce gate-leakage as well as off-leakage in SRAM
cells, the cell bias voltage is decreased in the sleep mode [4]–[7].
Fig. 1 shows an SRAM cell schematic. As shown in Fig. 1, the
major leakages in an SRAM cell in the sleep mode are off-leakages,
, in an nMOS driver, an nMOS transfer and a pMOS
load, and gate-leakages, , in an nMOS driver and a pMOS
load. Fig. 2 shows measured off-leakage and gate-leakage for
each transistor in an SRAM cell. Fig. 2(a) and (c) shows the case
of raising VSSC (the source terminals for the nMOS drivers),
and Fig. 2(b) and (d) shows the case of lowering VDDC (the
source terminals for the pMOS loads). The gate-leakages for
nMOS transfers are omitted, because they are negligible in the
off state. As shown in Fig. 2(a), by raising VSSC, the off-leakages
for nMOS driver and nMOS transfer are reduced owing to
back bias effects by fixing their substrate levels to the ground,
as well as their drain-source bias reduction. In addition, the
off-leakage for the nMOS transfer dramatically decreases, because
the word line level is still grounded and its gate terminal is
negatively biased against its source terminal. On the other hand,
as shown in Fig. 2(b), by lowering VDDC, the off-leakage for
the pMOS load is reduced owing to back bias effect as well as its
drain-source bias reduction. The leakage reduction of the nMOS
transfer does not change with VDDC. As shown in Fig. 2(c) and
(d), the gate-leakages both in the nMOS driver and the pMOS

Kết quả (Việt) 1:

II. BẢN SAO DI ĐỘNG BIASING ĐỀ ÁNNhư đã đề cập ở phần trước, lực đẩy gating đề án có thể được thực hiệncho các mạch ngoại vi của SRAMs để giảm bớt cácrò rỉ ở trạng thái chờ, nhưng đề án này không thể được thực hiệntrong SRAM di động mảng, vì tế bào bộ nhớ dữ liệuphải được giữ ở trạng thái chờ. Cho các ứng dụng điện thoại di động, mộtchế độ chờ thấp rò rỉ, một chế độ ngủ, rò rỉ ở đâugiảm mà không làm mất dữ liệu tế bào bộ nhớ, đã được giới thiệu.Để giảm rò rỉ gate cũng như giảm rò rỉ trong SRAMCác tế bào, tế bào điện áp thiên vị giảm trong chế độ ngủ [4]-[7].Hình 1 cho thấy một tế bào SRAM sơ. Như minh hoạ trong hình 1, cácdò chính trong một tế bào SRAM ở chế độ sleep là off-dò,, một trình điều khiển nMOS, một chuyển giao nMOS và một pMOStải và gate-dò, một khiển nMOS và một pMOSnạp. Hình 2 cho thấy đo off-rò rỉ và gate-rò rỉ chomỗi bóng bán dẫn trong một tế bào SRAM. Hình 2(a) và (c) trường hợp cho thấy.nâng cao VSSC (các nguồn thiết bị đầu cuối cho các trình điều khiển nMOS),và hình 2(b) và (d) trường hợp hạ VDDC (các hiển thị.nguồn thiết bị đầu cuối cho tải pMOS). Cổng dò chonMOS chuyển được bỏ qua, bởi vì họ là không đáng kể trong cácra khỏi nhà nước. Như minh hoạ trong hình 2(a), bằng cách tăng VSSC, off dònMOS trình điều khiển và nMOS chuyển được giảm owing toCác hiệu ứng lại thiên vị bằng cách sửa chữa mức độ bề mặt của họ xuống mặt đất,cũng như cống-nguồn thiên vị giảm. Ngoài ra, cáctắt rò rỉ nMOS chuyển đáng kể giảm, bởi vìmức độ dòng chữ vẫn là căn cứ và cửa khẩu của nó thiết bị đầu cuối làtiêu cực thành kiến chống lại nguồn gốc của nó thiết bị đầu cuối. Mặt khácnhư minh hoạ trong hình 2(b), bằng cách giảm VDDC, giảm sự rò rỉ chotải pMOS là giảm do có hiệu lực trở lại thiên vị cũng như của nócống-nguồn thiên vị giảm. Việc giảm rò rỉ các nMOSchuyển giao không thay đổi với VDDC. Như minh hoạ trong hình 2(c) và(d), gate-dò cả trình điều khiển nMOS và các pMOS

Kết quả (Việt) 2:

II. REPLICA CELL xu hướng ĐỀ ÁN
Như đã đề cập, đề án điện gating có thể được thực hiện
cho các mạch ngoại vi của SRAM để giảm
rò rỉ trong trạng thái chờ, nhưng kế hoạch này không thể được thực hiện
trong các mảng tế bào SRAM, vì dữ liệu tế bào bộ nhớ
phải được giữ trong trạng thái chờ. Đối với các ứng dụng điện thoại di động, một
chế độ rò rỉ thấp chờ, một chế độ ngủ, nơi rò rỉ được
giảm mà không làm mất dữ liệu tế bào bộ nhớ, đã được giới thiệu.
Để giảm bớt cổng rò rỉ cũng như off-rò rỉ trong SRAM
tế bào, điện áp phân cực tế bào được giảm trong chế độ ngủ [4] -. [7]
Hình. 1 cho thấy một sơ đồ tế bào SRAM. Như thể hiện trong hình. 1,
rò rỉ lớn trong một tế bào SRAM ở chế độ ngủ là off-rò rỉ,
trong một trình điều khiển nMOS, một chuyển nMOS và pMOS
tải, và cổng rò rỉ, trong một trình điều khiển nMOS và pMOS
tải. Sung. 2 chương trình đo off-rò rỉ và cổng rò rỉ cho
mỗi bóng bán dẫn trong một tế bào SRAM. Sung. 2 (a) và (c) cho thấy các trường hợp
nuôi VSSC (các thiết bị đầu cuối nguồn cho các trình điều khiển nMOS),
và hình. 2 (b) và (d) cho thấy trường hợp hạ VDDC (các
thiết bị đầu cuối nguồn cho tải pMOS). Các cổng rò rỉ cho
chuyển nMOS được bỏ qua, bởi vì họ là không đáng kể trong
trạng thái tắt. Như thể hiện trong hình. 2 (a), bằng cách nâng VSSC, off-rò rỉ
cho lái xe và nMOS chuyển nMOS đang làm giảm bớt do
tác động thiên vị trở lại bằng cách sửa chữa các mức chất nền vào mặt đất,
cũng như giảm thiên vị thoát nguồn của họ. Ngoài ra,
off-rò rỉ cho việc chuyển giao nMOS giảm đáng kể, vì
mức dòng chữ vẫn căn cứ và thiết bị đầu cuối cổng của nó được
thiên vị tiêu cực đối với thiết bị đầu cuối nguồn của nó. Mặt khác,
như thể hiện trong hình. 2 (b), bằng cách hạ thấp VDDC, off-rò rỉ cho
tải pMOS giảm do ảnh hưởng thiên vị trở lại cũng như của nó
giảm thiên vị thoát nguồn. Việc giảm rò rỉ của nMOS
chuyển nhượng không thay đổi với VDDC. Như thể hiện trong hình. 2 (c) và
(d), cổng-rò rỉ cả trong trình điều khiển nMOS và pMOS