in Section 3.4. We now turn to two

in Section 3.4. We now turn to two examples of interrupt structures. Intel 82C59A Interrupt Controller The Intel 80386 provides a single Interrupt Request (INTR) and a single Interrupt Acknowledge (INTA) line. To allow the 80386 to handle a variety of devices and priority structures, it is usually configured with an external interrupt arbiter, the 82C59A. External devices are connected to the 82C59A, which in turn connects to the 80386. Figure 7.8 shows the use of the 82C59A to connect multiple I/O modules for the 80386. A single 82C59A can handle up to eight modules. If control for more than eight modules is required, a cascade arrangement can be used to handle up to 64 modules. The 82C59A’s sole responsibility is the management of interrupts. It accepts interrupt requests from attached modules, determines which interrupt has the highest priority, and then signals the processor by raising the INTR line. The processor acknowledges via the INTA line. This prompts the 82C59A to place the appropriate 7.4 / INTERRUPT-DRIVEN I/O 237 vector information on the data bus. The processor can then proceed to process the interrupt and to communicate directly with the I/O module to read or write data. The 82C59A is programmable. The 80386 determines the priority scheme to be used by setting a control word in the 82C59A. The following interrupt modes are possible: • Fully nested: The interrupt requests are ordered in priority from 0 (IR0) through 7 (IR7). External device 00 Slave 82C59A interrupt controller External device 07 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 External device 01 External device 08 Slave 82C59A interrupt controller External device 15 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 Master 82C59A interrupt controller IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 External device 09 80386 processor INTR External device 56 Slave 82C59A interrupt controller External device 63 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 External device 57 Figure 7.8 Use of the 82C59A Interrupt Controller 238 CHAPTER 7 / INPUT/OUTPUT • Rotating: In some applications a number of interrupting devices are of equal priority. In this mode a device, after being serviced, receives the lowest priority in the group. • Special mask: This allows the processor to inhibit interrupts from certain devices. The Intel 82C55A Programmable Peripheral Interface As an example of an I/O module used for programmed I/O and interrupt-driven I/O, we consider the Intel 82C55A Programmable Peripheral Interface. The 82C55A is a single-chip, general-purpose I/O module designed for use with the Intel 80386 processor. Figure 7.9 shows a general block diagram plus the pin assignment for the 40-pin package in which it is housed. The right side of the block diagram is the external interface of the 82C55A. The 24 I/O lines are programmable by the 80386 by means of the control register. The 80386 can set the value of the control register to specify a variety of operating modes and configurations. The 24 lines are divided into three 8-bit groups (A, B, C). Each group can function as an 8-bit I/O port. In addition, group C is subdivided into 4-bit groups (CA and CB), which may be used in conjunction with the A and B I/O ports. Configured in this manner, group C lines carry control and status signals. The left side of the block diagram is the internal interface to the 80386 bus. It includes an 8-bit bidirectional data bus (D0 through D7), used to transfer data to and from the I/O ports and to transfer control information to the control register. The two address lines specify one of the three I/O ports or the control register. A transfer takes place when the CHIP SELECT line is enabled together with either the READ or WRITE line. The RESET line is used to initialize the module. 8 Data buffer Control logic Control register Data buffers 5 volts A CA PA3 40 1 PA4 CB B ground 8086 Data bus 8-bit internal bus Power supplies Address A0 Lines A1 Read Write Reset Chip select 8 8 (a) Block diagram (b) Pin layout 8 4 4 8 PA2 39 2 PA5 PA1 38 3 PA6 PA0 37 4 PA7 Read 36 5 Write Chip select 35 6 Reset Ground 34 7 D0 A1 33 8 D1 A0 32 9 D2 PC7 31 10 D3 PC6 30 11 D4 PC5 29 12 D5 PC4 28 13 D6 PC3 27 14 D7 PC2 26 15 V PC1 25 16 PB7 PC0 24 17 PB6 PB0 23 18 PB5 PB1 22 19 PB4 PB2 21 20 PB3 Figure 7.9 The Intel 82C55A Programmable Peripheral Interface 7.4 / INTERRUPT-DRIVEN I/O 239 The control register is loaded by the processor to control the mode of operation and to define signals, if any. In Mode 0

Kết quả (Việt) 1:

ở phần 3,4. Chúng tôi bây giờ chuyển sang hai ví dụ về cấu trúc gián đoạn. Intel 82C59A ngắt điều khiển Intel 80386 cung cấp một duy nhất gây cản trở cho yêu cầu (INTR) và một dòng thừa nhận làm gián đoạn (INTA). Để cho phép 80386 để xử lý một loạt các thiết bị và công trình ưu tiên, thường được cấu hình với một trọng tài gián đoạn bên ngoài, 82C59A. Bên ngoài các thiết bị được kết nối với 82C59A, mà lần lượt có thể kết nối đến các 80386. Hình 7.8 cho thấy việc sử dụng 82C59A để kết nối nhiều I/O modules cho các 80386. Một 82C59A duy nhất có thể xử lý lên đến tám mô-đun. Nếu điều khiển cho mô-đun nhiều hơn tám là cần thiết, một sắp xếp thác có thể được sử dụng để xử lý các mô-đun lên tới 64. Trách nhiệm duy nhất của 82C59A là việc quản lý các ngắt. Nó chấp nhận yêu cầu ngắt từ đính kèm các mô-đun, quyết định đó ngắt có ưu tiên cao nhất, và sau đó tín hiệu bộ xử lý bằng cách tăng dòng INTR. Bộ vi xử lý thừa nhận thông qua dòng INTA. Điều này nhắc nhở 82C59A để đặt thích hợp 7.4 / INTERRUPT-DRIVEN/o 237 vector thông tin về xe buýt dữ liệu. Bộ vi xử lý có thể sau đó tiến hành để xử lý ngắt và để giao tiếp trực tiếp với các module I/O đọc hoặc viết dữ liệu. 82C59A được lập trình. 80386 xác định kế hoạch ưu tiên sẽ được sử dụng bằng cách thiết lập một từ kiểm soát trong 82C59A. Chế độ ngắt sau là có thể: • hoàn toàn lồng nhau: ngắt yêu cầu được đặt ở mức ưu tiên từ 0 (IR0) đến 7 (IR7). Thiết bị ngoại vi 00 nô lệ 82C59A ngắt điều khiển thiết bị ngoài 07 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 bên ngoài thiết bị 01 thiết bị ngoài 08 nô lệ 82C59A ngắt điều khiển thiết bị ngoại vi 15 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 Master 82C59A ngắt điều khiển IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 điện thoại [phone] processor INTR bên ngoài thiết bị 56 nô lệ 82C59A ngắt điều khiển bên ngoài thiết bị ngoài 63 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 bên ngoài điện thoại 57 hình 7.8 sử dụng của 82C59A ngắt điều khiển 238 chương 7 / INPUT/OUTPUT • quay: trong một số ứng dụng một số thiết bị gián đoạn là bằng ưu tiên. Trong chế độ này một thiết bị, sau khi được phục vụ, được ưu tiên thấp nhất trong nhóm. • Đặc biệt mặt nạ: điều này cho phép các bộ xử lý để ức chế ngắt từ thiết bị nhất định. Các Intel 82C55A lập trình thiết bị ngoại vi giao diện như là một ví dụ của một module I/O được sử dụng để lập trình I/O và điều khiển ngắt I/O, chúng tôi xem xét các Intel 82C55A lập trình thiết bị ngoại vi giao diện. 82C55A là một con chip đơn, đa năng I/O mô-đun được thiết kế để sử dụng với bộ vi xử lý Intel 80386. Hình 7.9 cho thấy một sơ đồ khối tổng cộng với pin gán gói 40-pin mà nó nằm. Bên trong sơ đồ khối là giao diện bên ngoài của 82C55A. 24 dòng I/O được lập trình bởi 80386 bằng cách đăng ký kiểm soát. Các 80386 có thể thiết lập giá trị của việc đăng ký kiểm soát để chỉ định một loạt các chế độ hoạt động và cấu hình. 24 dòng được chia thành ba nhóm 8-bit (A, B, C). Mỗi nhóm có thể hoạt động như một cổng I/O 8-bit. Ngoài ra, nhóm C được chia thành 4-bit nhóm (CA và CB), mà có thể được sử dụng kết hợp với các cổng I/O A và B. Cấu hình trong cách này, nhóm C dòng thực hiện kiểm soát và tình trạng tín hiệu. Phía bên trái của biểu đồ khối là giao diện bên trong xe buýt 80386. Nó bao gồm một xe buýt dữ liệu hai chiều 8-bit (D0 đến D7), được sử dụng để truyền dữ liệu đến và đi từ cổng I/O và chuyển kiểm soát thông tin đăng ký kiểm soát. Hai địa chỉ dòng chỉ định một trong các cổng I/O ba hoặc đăng ký kiểm soát. Một chuyển giao diễn ra khi các dòng CHIP chọn được kích hoạt cùng với đọc hoặc viết dòng. Dòng đặt lại được dùng để khởi tạo các mô-đun. 8 bộ đệm dữ liệu điều khiển logic đăng ký kiểm soát dữ liệu 5 volt A CA PA3 40 1 PA4 CB B đất 8086 bộ đệm dữ liệu xe buýt 8-bit bus nội bộ nguồn cung cấp điện (a) ngăn chặn địa chỉ A0 dòng A1 đọc viết Reset Chip chọn 8 8 sơ đồ Pin (b) bố trí 8 4 4 8 PA2 39 2 PA5 PA1 38 3 PA6 PA0 37 4 PA7 đọc 36 5 viết Chip chọn 35 6 đặt lại đất 34 7 D0 A1 33 8 D1 A0 32 9 D2 PC7 31 10 D3 PC6 30 11 D4 PC5 29 12 D5 PC4 28 13 D6 PC3 27 14 D7 PC2 26 15 V PC1 25 16 PB7 PC0 24 17 PB6 PB0 23 18 PB5 PB1 22 19 PB4 PB2 21 20 PB3 hình 7.9 The Intel 82C55A lập trình thiết bị ngoại vi giao diện 7.4 / INTERRUPT-DRIVEN/o 239 đăng ký kiểm soát được nạp bởi bộ xử lý để điều khiển các chế độ hoạt động và xác định tín hiệu , nếu có. Trong chế độ 0

Kết quả (Việt) 2:

trong Phần 3.4. Bây giờ chúng ta quay về với hai ví dụ về cấu trúc ngắt. Intel 82C59A Interrupt Controller Intel 80386 cung cấp một Interrupt Request đơn (INTR) và một dòng duy nhất Interrupt Acknowledge (INTA). Để cho phép 80386 để xử lý một loạt các thiết bị và cơ cấu ưu tiên, nó thường được cấu hình với một trọng tài ngắt ngoài, các 82C59A. thiết bị ngoại vi được kết nối với 82C59A, mà lần lượt kết nối với 80386. Hình 7.8 cho thấy việc sử dụng các 82C59A để kết nối nhiều module I / O cho 80386. Một 82C59A duy nhất có thể xử lý lên đến tám module. Nếu kiểm soát trong hơn tám đơn vị là cần thiết, một sự sắp xếp thác có thể được sử dụng để xử lý lên đến 64 mô-đun. trách nhiệm duy nhất của 82C59A là quản lý các ngắt. Nó chấp nhận ngắt lời yêu cầu từ các module kèm theo, xác định ngắt có ưu tiên cao nhất, và sau đó báo hiệu bộ vi xử lý bằng cách tăng dòng INTR. Bộ vi xử lý thừa nhận thông qua dòng INTA. Điều này thúc đẩy các 82C59A đặt tôi O 237 thông tin vector thích hợp 7.4 / gián đoạn LÁI / trên bus dữ liệu. sau đó các bộ vi xử lý có thể tiến hành xử lý ngắt và để giao tiếp trực tiếp với các module I / O để đọc hoặc ghi dữ liệu. Các 82C59A là lập trình. Các 80386 xác định các đề án ưu tiên được sử dụng bằng cách thiết lập một từ kiểm soát trong 82C59A. Các chế độ ngắt sau đây có thể là: • Hoàn toàn lồng nhau: Các yêu cầu ngắt được đặt hàng trong ưu tiên từ 0 (IR0) đến 7 (IR7). thiết bị bên ngoài 00 Slave 82C59A điều khiển ngắt thiết bị bên ngoài thiết bị 07 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 ngoài 01 thiết bị bên ngoài 08 Slave 82C59A ngắt điều khiển thiết bị bên ngoài 15 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 Thạc sĩ 82C59A ngắt điều khiển IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 thiết bị ngoài 09 80386 bộ xử lý thiết bị iNTR ngoài 56 Slave 82C59A ngắt điều khiển thiết bị bên ngoài thiết bị 63 IR0 IR1 INT IR2 IR3 IR4 IR5 IR6 IR7 ngoài 57 Hình 7.8 Sử dụng các 82C59A Interrupt controller 238 CHƯƠNG 7 / INPUT / OUTPUT • Rotating: trong một số ứng dụng một số thiết bị ngắt được ưu tiên bằng nhau. Trong chế độ này một thiết bị, sau khi được phục vụ, nhận ưu tiên thấp nhất trong nhóm. • Mặt nạ đặc biệt: Điều này cho phép bộ vi xử lý để ức chế ngắt từ thiết bị nào đó. Intel 82C55A Programmable Peripheral Interface Như một ví dụ của một I / O module được sử dụng cho lập trình I / O và ngắt điều khiển I / O, chúng ta xem xét Intel 82C55A Programmable Peripheral Interface. Các 82C55A là một chip đơn, mục đích chung I / O module được thiết kế để sử dụng với 80386 bộ xử lý Intel. Hình 7.9 cho thấy một sơ đồ khối tổng quát cộng với pin giao cho gói 40-pin, trong đó nó được đặt. Phía bên phải của sơ đồ khối là giao diện bên ngoài của 82C55A. 24 I / O dòng có thể lập trình bởi 80386 bằng các phương tiện đăng ký kiểm soát. Các 80386 có thể thiết lập giá trị của thanh ghi điều khiển để xác định một loạt các chế độ điều hành và cấu hình. 24 đường được chia thành ba nhóm 8-bit (A, B, C). Mỗi nhóm có chức năng như một 8-bit cổng I / O. Ngoài ra, nhóm C được chia thành các nhóm 4-bit (CA và CB), có thể được sử dụng kết hợp với A và cổng BI / O. Cấu hình theo cách này, nhóm C đường mang kiểm soát và tình trạng tín hiệu. Phía bên trái của sơ đồ khối là giao diện nội bộ với xe buýt 80386. Nó bao gồm một 8-bit hai chiều xe bus dữ liệu (D0 qua D7), được sử dụng để truyền dữ liệu đến và đi từ các cổng I / O và chuyển giao thông tin điều khiển để đăng ký kiểm soát. Hai dòng địa chỉ xác định một trong những cảng ba I / O hoặc đăng ký kiểm soát. Việc chuyển giao diễn ra khi dòng CHIP SELECT được kích hoạt cùng với một trong hai READ hoặc WRITE dòng. Dòng RESET được sử dụng để khởi tạo các mô-đun. 8 liệu đệm điều khiển Logic kiểm soát đăng ký bộ đệm dữ liệu 5 volts Một CA PA3 40 1 PA4 CB B đất 8086 bus dữ liệu 8-bit bus nội điện cung cấp Địa chỉ A0 dòng A1 đọc Viết Thiết lập lại Chip chọn 8 8 (a) Khối sơ đồ (b) Pin bố trí 8 4 4 8 PA2 39 2 PA5 PA1 38 3 PA6 PA0 37 4 PA7 đọc 36 5 Viết Chip chọn 35 6 Thiết lập lại mặt đất 34 7 D0 A1 33 8 D1 A0 32 9 D2 PC7 31 10 D3 PC6 30 11 D4 PC5 29 12 D5 PC4 28 13 D6 PC3 27 14 D7 PC2 26 15 V PC1 25 16 PB7 PC0 24 17 PB6 PB0 23 18 PB5 PB1 22 19 PB4 PB2 21 20 PB3 Hình 7.9 Intel 82C55A Programmable Peripheral Interface 7.4 / gián đoạn LÁI I / O 239 Các kiểm soát đăng ký được nạp bởi bộ vi xử lý để kiểm soát các phương thức hoạt động và xác định tín hiệu, nếu có. Trong chế độ 0