Figure 9 shows an example of metal-

Figure 9 shows an example of metal-oxide-semiconductor field emission transistor (MOSFET) made by EBL [4]. A 11 nm thick polysilicon film (for floating gate) was deposited on a silicon-on-insulator wafer which had a 35 nm thick top layer of crystalline silicon (for channel). This structure actually took the advantage of ~1 nm native oxide between polysilicon film and the silicon layer. Then the first level EBL and RIE patterned the width of the floating gate and the narrow silicon channel. The second level EBL and RIE patterned the length of the floating gate as square (7nm × 7nm). The following layers are down through standard deposition and photolithography procedure. As we can see from the figure, 7 nm floating gate and 10 nm channel width is achieved and this size cannot be realized by photolithography.

Kết quả (Việt) 1:

Hình 9 cho thấy một ví dụ về kim loại ôxít chất bán dẫn field phát thải bóng bán dẫn (MOSFET) được thực hiện bởi EBL [4]. Một bộ phim dày polysilicon nm 11 (cho nổi gate) được gửi vào một bánh wafer silicon ngày cách điện mà có một 35 nm dày lớp trên cùng của silic tinh thể (cho kênh). Cấu trúc này thực sự đã lợi dụng ~ 1 nm bản xứ ôxít giữa polysilicon phim và lớp silicon. Sau đó đầu tiên EBL cấp và RIE khuôn mẫu chiều rộng của cửa nổi và eo hẹp silic. EBL cấp độ thứ hai và RIE khuôn mẫu chiều dài của cửa nổi như square (7nm × 7nm). Các lớp sau đây xuống thông qua các thủ tục tiêu chuẩn của lắng đọng và photolithography. Như chúng ta có thể thấy từ con số, 7 nm nổi cửa và 10 nm kênh đạt được chiều rộng và kích thước này không thể được thực hiện bởi photolithography.

Kết quả (Việt) 2:

Hình 9 cho thấy một ví dụ về kim loại-oxide-bán dẫn bóng bán dẫn phát xạ trường (MOSFET) được thực hiện bởi EBL [4]. A 11 nm phim silic đa tinh thể dày (đối với cổng nổi) đã được lắng đọng trên một tấm wafer silicon-on-insulator trong đó có một lớp dày trên 35 nm của silicon tinh thể (cho kênh). Cấu trúc này thực sự mất lợi thế của oxit ~ 1 nm có nguồn gốc từ bộ phim polysilicon và lớp silicon. Sau đó, EBL cấp độ đầu tiên và Rie khuôn mẫu chiều rộng của cổng nổi và các kênh silicon hẹp. Các EBL cấp độ thứ hai và Rie khuôn mẫu chiều dài của cổng nổi như vuông (7nm × 7nm). Các lớp sau đây xuống thông qua lắng đọng và in ảnh litô thủ tục tiêu chuẩn. Như chúng ta có thể thấy từ hình, 7 nm cổng nổi và rộng 10 kênh nm đạt được và kích thước này không thể được thực hiện bằng cách in ảnh litô.