Figure 5.24 Cache coherence steps a

Figure 5.24 Cache coherence steps and bus traffic for three processors, PO, P1, and P2. This figure assumes write invalidate coherence. PO starts with the lock (step 1), and the value of the lock is 1 (i.e., locked); it is initially exclusive and owned by PO before step 1 begins. PO exits and unlocks the lock (step 2). PI and P2 race to see which reads the unlocked value during the swap (steps 3 to 5). P2 wins and enters the critical section (steps 6 and 7), while Pi's attempt fails so it starts spin waiting (steps 7 and 8). In a real system, these events will take many more than 8 clock ticks, since acquiring the bus and replying to misses take much longer. Once step 8 is reached, the process can repeat with P2, eventually getting exclusive access and setting the lock to 0.
This example shows another advantage of the load linked/store conditional primitives: The read and write operations are explicitly separated. The load linked need not cause any bus traffic. This fact allows the following simple code sequence, which has the same characteristics as the optimized version using exchange (R1 has the address of the lock, the LL has replaced the LD, and the SC has replaced the EXCH):

Kết quả (Việt) 1:

Con số 5,24 Cache tính mạch lạc bước và xe buýt giao thông cho ba bộ vi xử lý, PO, P1 và P2. Con số này giả định viết làm mất hiệu lực tính mạch lạc. PO bắt đầu với khóa (bước 1), và giá trị của khóa là 1 (tức là, bị khóa); nó là độc quyền ban đầu và thuộc sở hữu của PO trước khi bắt đầu bước 1. PO thoát ra và mở khóa (bước 2). PI và P2 cuộc chạy đua để xem mà đọc giá trị mở khóa trong việc trao đổi (bước 3-5). P2 thắng và bước vào phần quan trọng (bước 6 và 7), trong khi Pi của nỗ lực thất bại, do đó, nó bắt đầu spin chờ (Bước 7 và 8). Trong một hệ thống thực tế, những sự kiện sẽ mất nhiều hơn 8 đồng hồ bọ ve, kể từ khi mua xe buýt và cách trả lời để lỡ mất nhiều thời gian hơn. Khi đạt đến bước 8, quá trình có thể lặp lại với P2, cuối cùng nhận được độc quyền truy cập và thiết lập các khóa về 0.Ví dụ này cho thấy một lợi thế của các tải liên kết/cửa hàng nguyên thủy có điều kiện: các hoạt động đọc và viết được tách ra một cách rõ ràng. Tải liên kết cần không gây ra bất kỳ lưu lượng xe buýt. Thực tế này cho phép các trình tự mã đơn giản sau đây, có đặc điểm tương tự như phiên bản tối ưu hóa bằng cách sử dụng exchange (R1 có địa chỉ của các khóa, LL đã thay thế LD, và SC đã thay thế ỦA):

Kết quả (Việt) 2:

Hình sự gắn kết bước 5.24 Cache và giao thông xe buýt cho ba bộ vi xử lý, PO, P1, P2. Con số này giả viết được mất hiệu lực gắn kết. PO bắt đầu với khóa (bước 1), và giá trị của khóa 1 (tức là, bị khóa); nó là bước đầu độc quyền và thuộc sở hữu của PO trước khi bước 1 bắt đầu. PO thoát và mở khóa (bước 2). PI và chủng tộc P2 để xem đó đọc giá trị mở khóa trong các trao đổi (bước 3-5). P2 thắng và bước vào phần quan trọng (bước 6 và 7), trong khi nỗ lực của Pi không để nó bắt đầu quay chờ (bước 7 và 8). Trong một hệ thống thực, những sự kiện này sẽ mất nhiều hơn 8 clock, kể từ khi mua lại xe và trả lời để lỡ mất nhiều thời gian. Sau khi bước 8 đạt được, quá trình này có thể lặp lại với P2, cuối cùng nhận được truy cập độc quyền và thiết lập các khóa để 0.
Ví dụ này cho thấy một lợi thế của tải trọng liên kết / cửa hàng nguyên thủy có điều kiện: Việc đọc và ghi các hoạt động được phân chia một cách rõ ràng. Các liên kết tải không nhất thiết gây ra bất kỳ giao thông xe buýt. Thực tế này cho phép các chuỗi mã đơn giản sau đây, trong đó có những đặc điểm tương tự như các phiên bản tối ưu hóa sử dụng trao đổi (R1 có địa chỉ của khóa, LL đã thay thế LD, và SC đã thay thế EXCH):