Figure 4.22shows inverter, 3-input

Figure 4.22
shows inverter, 3-input NAND, and 3-input NOR gates with transistor widths chosen to
achieve unit resistance, assuming pMOS transistors have twice the resistance of nMOS
transistors.
5 The inverter presents three units of input capacitance. The NAND presents
five units of capacitance on each input, so the logical effort is 5/3. Similarly, the NOR pre-
sents seven units of capacitance, so the logical effort is 7/3. This matches our expectation
that NANDs are better than NORs because NORs have slow pMOS transistors in series.
Table 4.2 lists the logical effort of common gates. The effort tends to increase with
the number of inputs. NAND gates are better than NOR gates because the series transis-
tors are nMOS rather than pMOS. Exclusive-OR gates are particularly costly and have
different logical efforts for different inputs. An interesting case is that multiplexers built
from ganged tristates, as shown in Figure 1.29(b), have a logical effort of 2 independent of
the number of inputs. This might at first seem to imply that very large multiplexers are just
as fast as small ones. However, the parasitic delay does increase with multiplexer size;
hence, it is generally fastest to construct large multiplexers out of trees of 4-input multi-
plexers [Sutherland99]

Kết quả (Việt) 1:

Con số 4.22cho thấy biến tần, 3-đầu vào NAND, và 3-đầu vào NOR cửa với độ rộng bóng bán dẫn chọnđạt được đơn vị sức đề kháng, giả sử bóng bán dẫn pMOS có hai lần là cuộc kháng cự của nMOSbóng bán dẫn.5 các biến tần trình bày ba đơn vị của đầu vào điện dung. Những món quà NANDfive các đơn vị của điện dung trên mỗi đầu vào, do đó, các nỗ lực hợp lý là 5/3. Tương tự, NOR trướcsents bảy các đơn vị của điện dung, do đó, các nỗ lực hợp lý là 7/3. Điều này phù hợp với kỳ vọng của chúng tôirằng NANDs là tốt hơn so với NORs vì NORs đã chậm pMOS bóng bán dẫn trong loạt.4.2 bảng liệt kê các nỗ lực hợp lý phổ biến cửa. Các nỗ lực có xu hướng tăng vớisố đầu vào. NAND cửa hơn cũng không -hệ thống cửa vì transis series -Tors là nMOS chứ không phải là pMOS. Độc quyền-OR cổng đặc biệt tốn kém và cókhác nhau những nỗ lực hợp lý cho các đầu vào khác nhau. Một trường hợp thú vị là rằng multiplexers xây dựngtừ ganged tristates, như minh hoạ trong hình 1.29(b), có một nỗ lực hợp lý của 2 độc lập củasố đầu vào. Điều này có thể tại chính có vẻ để ngụ ý rằng rất lớn multiplexers chỉnhanh như những cái nhỏ. Tuy nhiên, sự chậm trễ ký sinh tăng với kích thước đa;do đó, nó là thường nhanh nhất để xây dựng lớn multiplexers ra khỏi cây của 4-đầu vào đa-plexers [Sutherland99]

Kết quả (Việt) 2:

Hình 4.22
cho thấy biến tần, NAND 3-đầu vào, và 3 đầu vào NOR cửa với chiều rộng transistor lựa chọn để
đạt được kháng đơn vị, giả sử pMOS bóng bán dẫn có hai lần điện trở của nMOS
transistor.
5 Inverter trình bày ba đơn vị của điện dung đầu vào. Các NAND trình bày
fi ve đơn vị của điện dung trên mỗi đầu vào, do đó, các nỗ lực hợp lý là 5/3. Tương tự như vậy, các NOR trước
sents bảy đơn vị của điện dung, do đó, các nỗ lực hợp lý là 7/3. Điều này phù hợp với kỳ vọng của chúng tôi
rằng NANDs là tốt hơn so với NORs vì NORs có pMOS chậm bóng bán dẫn trong series.
Bảng 4.2 liệt kê các nỗ lực hợp lý của các cửa thông thường. Các nỗ lực có xu hướng tăng với
số lượng đầu vào. Cổng NAND là tốt hơn so với NOR cửa vì hàng loạt transis-
TOR là nMOS hơn pMOS. Exclusive-OR cửa đặc biệt tốn kém và có
những nỗ lực hợp lý khác nhau cho các đầu vào khác nhau. Một trường hợp thú vị là bộ ghép kênh được xây dựng
từ tristates ghép bộ, như thể hiện trong hình 1.29 (b), có một nỗ lực hợp lý của 2 độc lập với
số lượng đầu vào. Sức này tại fi đầu tiên dường như ngụ ý rằng đa công rất lớn là chỉ
những người nhanh như nhỏ. Tuy nhiên, sự chậm trễ ký sinh làm tăng kích thước với đa;
do đó, nó thường là nhanh nhất để xây dựng bộ ghép lớn trên cây của 4 đầu vào đa
plexers [Sutherland99]