It is important to note that althou

It is important to note that although both generators use almost the same principle, the
authors of the first one [BLA07] consider to extract entropy from the clock jitter and
those of the second one [DGHA07] from the metastability behavior of the latch.
Although both generators have very similar structure and characteristics, we will
discuss that of Danger et al., since it was aimed for FPGAs.
Generator of Danger et al.
Principle
The random number generator principle proposed by Danger et al. [DGHA07] is presented
in Figure 5.7. The input signal d is split into two data paths: a data signal path
and a clock signal path. The data signal enters the delay chain where the delay elements
are merely parts of the same wire. Every delay element output is sampled by a D-latch
build from a FPGA LUT. The n latches are enabled using the clock signal output from
a global buffer and routed by a specific rail. The latch outputs are then XOR-ed in
order to capture the changes in any latch. Finally the XOR output is resynchronized by
a set of DFF to keep the state stable during one clock period.
By using the race between a signal and its delayed clone, it is possible to get a
few latches along the delay chain to work near a metastable region. The latches in a
metastable state converge towards a stable state according to the noise level.
EN
D
LUT
EN
D
LUT
EN
D
LUT
D Q D Q
wire delay
EN
D
LUT
global clock
d
s
Figure 5.7: TRNG of Danger et al.
There are at least two conditions to get this kind of TRNG working:
1. “Seamless” condition: The s output must never be stuck at VSS or VDD, whatever
the manufacturer process, the variation of temperature or supply voltage
caused by a malicious attacker. That means that at least one delay element is in
a metastable state, which can be expressed by:
P 2 [0; 1] for any temperature, supply voltage and process,
39

Kết quả (Việt) 1:

Nó là quan trọng cần lưu ý rằng mặc dù cả hai máy phát điện sử dụng gần như cùng một nguyên tắc, cáctác giả đầu tiên [BLA07] người ta xem xét để trích xuất các dữ liệu ngẫu nhiên từ jitter đồng hồ vànhững người lần thứ hai một [DGHA07] từ hành vi metastability của chốt.Mặc dù cả hai máy phát điện có cấu trúc rất giống và đặc điểm, chúng tôi sẽthảo luận về đó của nguy hiểm và ctv., kể từ khi nó được nhắm cho FPGAs.Máy phát điện nguy hiểm et al.Nguyên tắcNguyên lý máy phát điện số ngẫu nhiên được đề xuất bởi nguy hiểm và ctv [DGHA07] được trình bàytrong hình 5,7. Tín hiệu đầu vào d được chia thành hai dữ liệu đường dẫn: một con đường tín hiệu dữ liệuvà một con đường tín hiệu đồng hồ. Dữ liệu tín hiệu vào chuỗi sự chậm trễ mà các yếu tố của sự chậm trễlà chỉ đơn thuần là một phần của cùng một dây. Sản lượng mỗi yếu tố sự chậm trễ nếm thử bởi D chốtxây dựng từ một LUT FPGA. Thanh dầm tròn n được kích hoạt bằng cách sử dụng các đầu ra tín hiệu đồng hồ từmột bộ đệm toàn cầu và bởi một đường sắt cụ thể. Kết quả đầu ra chốt là sau đó XOR-ed trongThứ tự để nắm bắt những thay đổi trong bất kỳ chốt. Cuối cùng ra XOR resynchronized bởimột tập hợp các DFF để giữ cho nhà nước ổn định trong một đồng hồ thời gian.Bằng cách sử dụng cuộc chạy đua giữa một tín hiệu và clone chậm trễ, nó có thể làm cho mộtvài chốt dọc theo chuỗi sự chậm trễ để làm việc gần một đồng phân vùng. Thanh dầm tròn trong mộtđồng phân tiểu bang hội tụ về một trạng thái ổn định theo mức độ tiếng ồn.ENDLUTENDLUTENDLUTD Q D Qdây trễENDLUTđồng hồ trên toàn cầudsHình 5.7: TRNG của nguy hiểm et al.Hiện có ít nhất hai điều kiện để có được loại TRNG làm việc:1. "Seamless" tình trạng: sản lượng s phải không bao giờ được mắc kẹt tại VSS hoặc VDD, bất cứ điều gìquá trình sản xuất, sự biến đổi nhiệt độ hoặc nguồn cung cấp điện ápgây ra bởi một kẻ tấn công độc hại. Đó có nghĩa là các yếu tố đó của ít nhất một sự chậm trễ trongmột ổn định động nhà nước, mà có thể được thể hiện bởi:P 2 [0; 1] bất nhiệt, cung cấp điện áp và quá trình,39

Kết quả (Việt) 2:

Điều quan trọng cần lưu ý là mặc dù cả hai máy phát điện sử dụng hầu như cùng một nguyên tắc, các
tác giả của một trong những đầu tiên [BLA07] xem xét để trích xuất dữ liệu ngẫu nhiên từ các jitter đồng hồ và
những thứ hai một [DGHA07] từ hành vi metastability của các chốt.
Mặc dù cả hai máy phát điện có cấu trúc và đặc điểm rất giống nhau, chúng ta sẽ
thảo luận của Danger et al., vì nó đã được nhắm cho FPGA.
Generator của Danger et al.
nguyên tắc
các nguyên tắc ngẫu nhiên số máy phát điện bằng Danger et al. [DGHA07] được trình bày
trong hình 5.7. Các tín hiệu đầu vào d được chia thành hai đường dẫn dữ liệu: một con đường tín hiệu dữ liệu
và đường dẫn tín hiệu đồng hồ. Các tín hiệu dữ liệu nhập vào chuỗi chậm trễ mà các yếu tố chậm trễ
chỉ đơn thuần là các bộ phận của cùng một dây. Mỗi đầu ra yếu tố chậm trễ được lấy mẫu bởi một D-chốt
xây dựng từ một LUT FPGA. Các chốt n được kích hoạt bằng cách sử dụng đầu ra tín hiệu đồng hồ từ
một bộ đệm toàn cầu và định tuyến bởi một đường sắt cụ thể. Các kết quả đầu ra chốt là sau đó XOR-ed trong
để nắm bắt những thay đổi trong bất kỳ chốt. Cuối cùng đầu ra XOR được đồng bộ hóa lại bởi
một tập hợp các DFF để giữ trạng thái ổn định trong một thời gian đồng hồ.
Bằng cách sử dụng cuộc đua giữa tín hiệu và nhân bản chậm của nó, nó có thể để có được một
vài chốt dọc theo chuỗi sự chậm trễ để làm việc gần một siêu bền khu vực. Các chốt trong một
trạng thái siêu tụ tới một trạng thái ổn định theo mức độ tiếng ồn.
EN
D
LUT
EN
D
LUT
EN
D
LUT
D QDQ
dây chậm trễ
EN
D
LUT
đồng hồ toàn cầu
d
s
Hình 5.7:. Trng của Danger et al
Có ít nhất hai điều kiện để nhận được loại trng làm việc:
1. "Dàn" điều kiện: Các s đầu ra phải không bao giờ bị mắc kẹt tại VSS VDD hay, bất cứ
quá trình sản xuất, sự biến đổi của nhiệt độ hoặc cung cấp điện áp
gây ra bởi một kẻ tấn công độc hại. Điều đó có nghĩa là ít nhất một yếu tố chậm trễ này là trong
một trạng thái siêu bền, có thể được thể hiện bằng:
P 2 [0; 1] cho bất kỳ nhiệt độ, điện áp cung cấp và quy trình,
39