time delay of the circuitry in the

time delay of the circuitry in the ith stage of the pipeline
=
t
t
i
m
=
d =
k =
maximum stage delay (delay through stage which experiences the
largest delay)
number of stages in the instruction pipeline
time delay of a latch, needed to advance signals and data from one stage
to the next

Kết quả (Việt) 1:

thời gian trễ của các mạch trong giai đoạn thứ i của các đường ống dẫn=tttôi m =d =k =tối đa giai đoạn chậm trễ (trì hoãn qua giai đoạn đó kinh nghiệm cácchậm trễ lớn nhất)số lượng các giai đoạn trong các đường ống dẫnthời gian trễ của một chốt, cần thiết để thăng tiến các tín hiệu và dữ liệu từ một giai đoạnkế tiếp

Kết quả (Việt) 2:

thời gian trễ của mạch trong giai đoạn thứ i của đường ống
=
t
t
i
m
=
d =
k =
giai đoạn tối đa sự chậm trễ (chậm trễ thông qua giai đoạn kinh nghiệm những
chậm trễ lớn nhất)
số công đoạn trong các đường ống dẫn
thời gian trễ của một chốt, cần thiết để thúc đẩy các tín hiệu và dữ liệu từ một giai đoạn
tiếp theo