The design of the UART is based on

The design of the UART is based on the method of Figure 9.7 but instead
of both the receiver and transmitter using the same shift pulses, each uses
shift pulses obtained from its own clock generator. Both these clock generators must have nominally the same frequency, although in practice they will
not be exactly the same.
The format of each byte as transmitted is shown in Figure 9.10. When not
transmitting data, the UART output carries a high logic level, that is, the
serial line idles high. To indicate the start of a byte, the line is brought low
so that the data bits are prefaced by a logic 0. After the data bits, the line
returns to the idling level, ready for the start of another byte. The data bits
are said to be framed between a Start bitand a Stop bit.
Once the receiver has detected the Start transition from the high to the
low level, it can begin reading the data. The best time to read the incoming
data is in the middle of each bit time; a slight difference between the speeds
of the transmitter and receiver clocks will cause the time of reading the data
to vary a little about this mid-bit time. This will allow up to a half-bit time
difference before the wrong bit is read. To accommodate this sampling near
the middle of the bit, the UART receiver clock frequency is such that, typically, 16 clock pulses occur within each bit time. Then, following the high
to low transition at the start of a data frame, a counter begins to count the
receiver clock cycles. When this counter reaches eight, the time is very nearly
the middle of the Start bit and the Start bit is read. Subsequently, the receiver
reads the incoming signal every 16 receiver clock cycles (that is, near the
middle of each data bit) and shifts the data into the receiver data register.

Kết quả (Việt) 2:

Các thiết kế của UART là dựa vào phương pháp hình 9.7 nhưng thay vì
cả thu và máy phát bằng cách sử dụng các xung chuyển đổi giống, từng sử dụng
xung thay đổi thu được từ máy phát điện đồng hồ riêng của mình. Cả hai máy phát điện đồng hồ phải có trên danh nghĩa cùng một tần số, mặc dù trong thực tế họ sẽ
không được chính xác như nhau.
Định dạng của mỗi byte như truyền được thể hiện trong hình 9.10. Khi không
truyền dữ liệu, đầu ra UART mang một mức logic cao, đó là, các
đường nối tiếp khônh cao. Để chỉ ra sự bắt đầu của một byte, dòng được hạ xuống
để các bit dữ liệu được mở đầu bằng một logic 0. Sau khi các bit dữ liệu, dòng
trở về mức độ chạy không tải, sẵn sàng cho sự bắt đầu của một byte. Các bit dữ liệu
được cho là đóng khung giữa Start bitand một chút Stop.
Một khi người nhận đã phát hiện quá trình chuyển đổi bắt đầu từ cao đến
thấp, nó có thể bắt đầu đọc dữ liệu. Thời gian tốt nhất để đọc đến
dữ liệu là ở giữa mỗi lần chút; một sự khác biệt nhỏ giữa tốc độ
của máy phát và máy thu đồng hồ sẽ gây ra thời gian đọc dữ liệu
thay đổi một chút về thời gian giữa bit này. Điều này sẽ cho phép lên đến một nửa thời gian-bit
khác biệt trước khi các bit sai được đọc. Để thích mẫu này gần
giữa các bit, UART đồng hồ thu tần số là như vậy mà, thông thường, 16 xung đồng hồ xảy ra trong mỗi lần chút. Sau đó, sau khi cao
để chuyển đổi thấp khi khởi đầu của một khung dữ liệu, một bộ đếm bắt đầu đếm các
chu kỳ đồng hồ thu. Khi truy cập này đạt đến tám, thời gian là rất gần
giữa các bit Start và bit Start được đọc. Sau đó, người nhận
đọc được tín hiệu mỗi 16 chu kỳ đồng hồ thu (có nghĩa là, gần
trung của mỗi bit dữ liệu) và chuyển dữ liệu vào thanh ghi dữ liệu nhận.