For each of these innovations, desi

For each of these innovations, designers have over the years attempted to in- crease the performance of the system by adding complexity. In the case of pipelin- ing, simple three-stage pipelines were replaced by pipelines with five stages, and


then many more stages, with some implementations having over a dozen stages. There is a practical limit to how far this trend can be taken, because with more stages, there is the need for more logic, more interconnections, and more control sig- nals. With superscalar organization, performance increases can be achieved by in- creasing the number of parallel pipelines. Again, there are diminishing returns as the number of pipelines increases. More logic is required to manage hazards and to stage instruction resources. Eventually, a single thread of execution reaches the point where hazards and resource dependencies prevent the full use of the multiple pipelines available. This same point of diminishing returns is reached with SMT, as the complexity of managing multiple threads over a set of pipelines limits the num- ber of threads and number of pipelines that can be effectively utilized.
Figure 18.2, from [OLUK05], is instructive in this context. The upper graph shows the exponential increase in Intel processor performance over the years.1 The middle graph is calculated by combining Intel’s published SPEC CPU figures and processor clock frequencies to give a measure of the extent to which perfor- mance improvement is due to increased exploitation of instruction-level paral- lelism. There is a flat region in the late 1980s before parallelism was exploited extensively. This is followed by a steep rise as designers were able to increasingly exploit pipelining, superscalar techniques, and SMT. But, beginning about 2000, a new flat region of the curve appears, as the limits of effective exploitation of instruction-level parallelism are reached.
There is a related set of problems dealing with the design and fabrication of the computer chip. The increase in complexity to deal with all of the logical issues related to very long pipelines, multiple superscalar pipelines, and multiple SMT register banks means that increasing amounts of the chip area is occupied with co- ordinating and signal transfer logic. This increases the difficulty of designing, fabri- cating, and debugging the chips. The increasingly difficult engineering challenge related to processor logic is one of the reasons that an increasing fraction of the processor chip is devoted to the simpler memory logic. Power issues, discussed next, provide another reason.

Power Consumption
To maintain the trend of higher performance as the number of transistors per chip rise, designers have resorted to more elaborate processor designs (pipelining, super- scalar, SMT) and to high clock frequencies. Unfortunately, power requirements have grown exponentially as chip density and clock frequency have risen. This is shown in the lowest graph in Figure 18.2.
One way to control power density is to use more of the chip area for cache memory. Memory transistors are smaller and have a power density an order of mag- nitude lower than that of logic (see Figure 18.3a). As Figure 18.3b, from [BORK03], shows, the percentage of the chip area devoted to memory has grown to exceed 50% as the chip transistor density has increased.


1The data are based on published SPEC CPU figures from Intel, normalized across varying suites.

Kết quả (Việt) 1:

Đối với mỗi của những sáng kiến, nhà thiết kế đã qua nhiều năm cố gắng trong-nhăn hiệu suất của hệ thống bằng cách thêm phức tạp. Trong trường hợp các pipelin-ing, đơn giản ba giai đoạn đường ống được thay thế bằng đường ống với giai đoạn 5, và sau đó, nhiều giai đoạn hơn, với một số hiện thực có hơn một chục giai đoạn. Đó là một giới hạn thực tế thế nào đến nay xu hướng này có thể được thực hiện, vì với nhiều giai đoạn, không cần cho thêm logic, thêm interconnections và nhiều hơn nữa kiểm soát sig-nals. Superscalar tổ chức, làm tăng hiệu suất có thể đạt được tại - hủy số lượng song song đường ống. Một lần nữa, không có giảm dần trở về như số lượng các đường ống dẫn dầu tăng. Thêm logic là cần thiết để quản lý các mối nguy hiểm và giai đoạn giảng dạy tài nguyên. Cuối cùng, một chủ đề duy nhất thực hiện đạt điểm nơi nguy hiểm và nguồn tài nguyên phụ thuộc ngăn chặn việc sử dụng đầy đủ của các đường ống dẫn nhiều có sẵn. Điểm này cùng giảm dần trở về đạt với SMT, như giới hạn sự phức tạp của quản lý chủ đề của nhiều hơn một tập hợp các đường ống dẫn num-ber của chủ đề và số lượng các đường ống dẫn có thể được sử dụng có hiệu quả.Con số 18.2, từ [OLUK05], là instructive trong bối cảnh này. Biểu đồ trên cho thấy sự gia tăng hàm mũ trong Intel bộ xử lý hiệu suất trên years.1 giữa biểu đồ được tính bằng cách kết hợp của Intel công bố con số SPEC CPU và tần số đồng hồ bộ xử lý để cung cấp cho một thước đo mức độ mà perfor-mance cải thiện là do tăng khai thác hướng dẫn cấp paral-lelism. Đó là một khu vực bằng phẳng trong cuối thập niên 1980 trước khi xử lý song song được khai thác rộng rãi. Tiếp theo là sự gia tăng dốc như nhà thiết kế đã có thể ngày càng khai thác pipelining, superscalar kỹ thuật, và SMT. nhưng, bắt đầu từ khoảng năm 2000, một vùng bằng phẳng mới của đường cong sẽ xuất hiện, như đạt được giới hạn khai thác hiệu quả của chỉ dẫn cấp độ song song.Đó là một tập hợp liên quan đến các vấn đề đối phó với việc thiết kế và chế tạo chip máy tính. Tăng phức tạp để đối phó với tất cả các vấn đề hợp lý liên quan đến rất dài đường ống, đường ống dẫn superscalar nhiều và nhiều SMT đăng ký ngân hàng có nghĩa là tăng số tiền của khu vực chip là chiếm đóng với co-phối hợp và tín hiệu chuyển logic. Điều này làm tăng khó khăn khi thiết kế, fabri-cating, và gỡ lỗi các chip. Những thách thức kỹ thuật ngày càng khó khăn liên quan đến bộ xử lý logic là một trong những lý do một phần ngày càng tăng của các chip vi xử lý dành cho các bộ nhớ logic đơn giản. Các vấn đề năng lượng, thảo luận tiếp theo, cung cấp một lý do khác.Điện năng tiêu thụĐể duy trì xu hướng của các hiệu suất cao hơn khi số lượng bóng bán dẫn mỗi chip tăng, nhà thiết kế có resorted để thiết kế xử lý phức tạp hơn (pipelining, siêu-vô hướng, SMT) và tần số cao đồng hồ. Thật không may, yêu cầu nhân lực đã phát triển theo cấp số nhân như mật độ chip và đồng hồ tần số đã tăng lên. Điều này được thể hiện trong đồ thị thấp nhất trong hình 18.2.Một cách để kiểm soát quyền lực mật độ là để sử dụng nhiều hơn các khu vực chip bộ nhớ cache. Bộ nhớ bóng bán dẫn nhỏ và có mật độ năng lượng đơn đặt hàng của mag-nitude thấp hơn logic (xem hình 18.3a). Theo con số 18.3b, từ [BORK03], cho thấy, tỷ lệ phần trăm của khu vực chip dành cho bộ nhớ đã phát triển vượt quá 50% như mật độ transistor chip đã tăng lên.1The dữ liệu dựa trên con số SPEC CPU được xuất bản từ Intel, chuẩn hoá qua mức suites.

Kết quả (Việt) 2:

Đối với mỗi một trong các sáng kiến, các nhà thiết kế có trong những năm qua đã cố gắng động tăng hiệu suất của hệ thống bằng cách thêm phức tạp. Trong trường hợp của ing pipelin-, đường ống ba giai đoạn đơn giản đã được thay thế bằng đường ống dẫn với năm giai đoạn, và sau đó nhiều giai đoạn hơn, với một số hiện thực có hơn một chục giai đoạn. Có một giới hạn thực tế thế nào đến nay xu hướng này có thể được thực hiện, bởi vì với giai đoạn hơn, có nhu cầu cho logic hơn, nhiều mối liên kết, và nhiều hơn nữa Sigma kiểm soát nals. Với cách tổ chức superscalar, tăng hiệu suất có thể đạt được bởi In- nhăn số đường ống song song. Một lần nữa, có giảm dần khi số lượng các đường ống tăng. Nhiều logic là cần thiết để quản lý các mối nguy hiểm và đến giai đoạn các nguồn lực giảng dạy. Cuối cùng, một chủ đề duy nhất thực hiện đạt đến điểm mà các mối nguy hiểm và tài nguyên phụ thuộc ngăn chặn việc sử dụng đầy đủ của nhiều đường ống dẫn có sẵn. Điều này vô cùng cần giảm dần đạt được với SMT, như sự phức tạp của việc quản lý nhiều chủ đề trên một tập các đường ống dẫn giới hạn num lượng các chủ đề và số đường ống dẫn có thể được sử dụng hiệu quả. Hình 18.2, từ [OLUK05], có tính hướng dẫn trong ngữ cảnh này. Đồ thị trên cho thấy sự gia tăng theo cấp số nhân trong hiệu suất xử lý của Intel trong years.1 đồ thị ở giữa được tính toán bằng cách kết hợp các số liệu SPEC CPU nào được công bố của Intel và tần số bộ xử lý đồng hồ để đưa ra một thước đo mức độ mà perfor cải thiện mance là do khai thác tăng của lelism paral- hướng dẫn cấp. Có một khu vực bằng phẳng ở cuối những năm 1980 trước khi xử lý song song được khai thác rộng rãi. Tiếp theo là một tăng cao như các nhà thiết kế đã có thể ngày càng khai thác pipelining, kỹ thuật superscalar, và SMT. Nhưng, bắt đầu từ khoảng năm 2000, một khu vực mới phẳng của đường cong xuất hiện, như các giới hạn khai thác hiệu quả giảng dạy song song cấp được đạt tới. Có một bộ có liên quan của vấn đề đối phó với các thiết kế và chế tạo các chip máy tính. Sự gia tăng phức tạp để đối phó với tất cả các vấn đề hợp lý liên quan đến đường ống rất dài, nhiều đường ống dẫn superscalar, và nhiều ngân hàng đăng ký SMT có nghĩa là số lượng ngày càng tăng của khu vực chip đang bận rộn với các phối hợp tác và chuyển giao tín hiệu logic. Điều này làm tăng sự khó khăn của việc thiết kế, Cating fabri-, và gỡ lỗi các chip. Các kỹ thuật thách thức ngày càng khó khăn liên quan đến xử lý logic là một trong những lý do mà một phần ngày càng tăng của các chip xử lý được dành cho logic bộ nhớ đơn giản. Vấn đề quyền lực, thảo luận tiếp theo, cung cấp một lý do khác. Công suất tiêu thụ Để duy trì xu hướng hiệu suất cao hơn là số lượng transistor trên mỗi chip tăng, các nhà thiết kế đã phải dùng đến các thiết kế phức tạp hơn bộ xử lý (pipelining, siêu vô hướng, SMT) và tần số xung nhịp cao . Thật không may, yêu cầu năng lượng đã phát triển theo cấp số nhân như mật độ chip và tần số đồng hồ đã tăng. Điều này được thể hiện trong đồ thị thấp nhất trong hình 18.2. Một cách để kiểm soát mật độ năng lượng là sử dụng nhiều hơn các khu vực chip cho bộ nhớ cache. Transistor bộ nhớ nhỏ hơn và có mật độ năng lượng một thứ tự nitude MAG thấp hơn so với logic (xem Hình 18.3a). Như hình 18.3b, từ [BORK03], cho thấy, tỷ lệ diện tích chip dành cho bộ nhớ đã phát triển vượt quá 50% là mật độ bóng bán chip đã tăng lên. Dữ liệu 1The được dựa trên công bố SPEC con số CPU của Intel, bình thường trên khác nhau dãy phòng.