Notes on the diagram o Each instruc

Notes on the diagram
o Each instruction is assumed to use all six stages § Not always true in reality § To simplify pipeline hardware, timing is set up assuming all 6 stages will be used o It assumes that all stages can be performed in parallel § Not actually true, especially due to memory access conflicts § Pipeline hardware must accommodate exclusive use of memory access lines, so delays may occur § Often, the desired value will be in cache, or the FO or WO stage may be null, so pipeline will not be slowed much of the time • If the six stages are not of equal duration, there will be some waiting involved for shorter stages
• The CO (Calculate Operands) stage may depend on the contents of a register that could be altered by a previous instruction that is still in the pipeline
• It may appear that more stages will result in even more speedup
o There is some overhead in moving data from buffer to buffer, which increases with more stages o The amount of control logic for dependencies, etc. for moving from stage to stage increases exponentially as stages are added • Conditional branch instructions and interrupts can invalidate several instruction fetches

Kết quả (Việt) 1:

Các ghi chú trên biểu đồ o mỗi hướng dẫn giả định để sử dụng tất cả sáu giai đoạn § không phải luôn luôn đúng trong thực tế § để đơn giản hóa phần cứng đường ống, thời gian thiết lập giả định tất cả các giai đoạn 6 sẽ là sử dụng o nó giả định rằng tất cả các giai đoạn có thể được thực hiện trong song song § không thực sự đúng, đặc biệt là do bộ nhớ truy cập xung đột § đường ống dẫn cứng phải chứa các sử dụng độc quyền của các đường dây vào bộ nhớ, do đó, sự chậm trễ có thể xảy ra § thường , giá trị mong muốn sẽ trong bộ nhớ cache, hoặc giai đoạn FO hoặc WO có thể không, do đó, đường ống dẫn sẽ không được làm chậm nhiều • thời gian nếu giai đoạn sáu không bình đẳng thời gian, sẽ có một số chờ đợi tham gia cho giai đoạn ngắn hơn • Sân khấu CO (tính toán Operands) có thể phụ thuộc vào nội dung của một đăng ký có thể được thay đổi bằng một chỉ dẫn trước đó là vẫn còn trong các đường ống • Nó có thể xuất hiện rằng thêm giai đoạn sẽ cho kết quả hơn speedup o có là một số chi phí trong việc di chuyển dữ liệu từ bộ đệm để bộ đệm, mà làm tăng với nhiều giai đoạn o lượng điều khiển logic cho phụ thuộc, vv để di chuyển từ sân khấu đến giai đoạn tăng lên theo cấp số nhân khi giai đoạn được thêm • chi nhánh có điều kiện hướng dẫn và ngắt có thể làm mất hiệu lực một số hướng dẫn tải

Kết quả (Việt) 2:

Ghi chú trên sơ đồ
o Mỗi chỉ lệnh được giả sử dụng tất cả sáu giai đoạn § Không phải luôn luôn đúng trong thực tế § Để đơn giản hóa phần cứng đường ống dẫn, thời gian được thiết lập giả định tất cả 6 giai đoạn sẽ được sử dụng o Nó giả định rằng tất cả các giai đoạn có thể được thực hiện trong § song song Không thực sự đúng, đặc biệt là do xung đột bộ nhớ truy cập § phần cứng Pipeline phải chứa độc quyền sử dụng các dòng truy cập bộ nhớ, do sự chậm trễ có thể xảy ra § Thông thường, giá trị mong muốn sẽ có trong bộ nhớ cache, hoặc FO hoặc WO giai đoạn có thể là null, do đường ống sẽ không được làm chậm lại nhiều lần • Nếu sáu giai đoạn không phải là của thời gian bằng nhau, sẽ có một số chờ đợi tham gia cho các giai đoạn ngắn hơn
• Các CO (Tính toán hạng) giai đoạn có thể phụ thuộc vào nội dung của một thanh ghi có thể được thay đổi bởi một hướng dẫn trước mà vẫn còn trong các đường ống dẫn
• Nó có thể xuất hiện rằng giai đoạn hơn sẽ dẫn đến tăng tốc hơn nữa
o Có một số chi phí trong việc di chuyển dữ liệu từ bộ đệm để đệm, làm tăng với giai đoạn hơn o Lượng điều khiển logic cho phụ thuộc, vv cho di chuyển từ giai đoạn với giai đoạn tăng theo cấp số nhân như giai đoạn được thêm vào • lệnh rẽ nhánh có điều kiện và có thể làm mất hiệu lực ngắt vài lần nạp hướng dẫn